时序逻辑电路的复位信号

1.时序电路的同步复位

时序电路的同步复位是指当电路的复位信号有效并且在时钟信号的边沿到来时，时序电路就进行复位操作，VHDL语言中描述时序电路的同步复位时，一定是在以时钟信号为敏感信号的进程中定义，同时采用IF语句描述复位条件。

process( clock_signal )
begin 
    if( clock_signal_condition) then 
        if( synchronization_reset_condition) then 
            ...
        end if;
    end if;
end process;

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2.时序电路的异步复位
时序电路的异步复位也称为非同步复位，是指当时序电路的复位信号有效时，该时序电路模块就立即进行复位操作，而不管此时时钟信号的边沿是否到来。在VHDL语言中使用异步复位电路，首先在进程的敏感信号列表中必须同时包含时钟信号与复位信号，其次是采用IF语句描述复位条件，然后采用ELSIF子句描述时钟信号的边沿条件。

process( clock_signal, asynchronous_reset_signal)
begin
    if( asynchronous_reset_condition ) then 
        ...
    elsif( clock_signal_condition ) then 
        ...
    end if;
end process;