一. 单选题02
1.有些计算机将一部分软件永恒地存于只读存储器中，称之为固件
2.计算机系统中的存储系统是指主存和辅存。
3.通常称容量为640K的存储器是指下列640×2^10字节的存储器。
4.一般8位的微型机系统以16位来表示地址，则该计算机系统有65536个地址空间。
5.存储单元是指存放一个存储字的所有存储元集合。
6.存储字是存放在一个存储单元中的二进制代码组合。
7.一个16K×32位的存储器，其地址线和数据线的总和是46。
8.某计算机字长是16位，它的存储容量是64KB，按字编址，它的寻址范围是32K。
9.某计算机字长是32位，它的存储容量是64KB，按字节编址，它的寻址范围是64K。
11.一个四体并行低位交叉存储器，每个模块的容量是64K×32位，存取周期为200ns，在下列说法正确的是在200ns内，存储器能向CPU提供128位二进制信息。
12.主存和CPU之间增加高速缓冲存储器的目的是解决CPU和主存之间的速度匹配问题.
13.采用虚拟存储器的目的是扩大存储器的寻址空间。
14.在下列因素中，与缓存的命中率无关的是主存的存取时间。
15.设机器字长为32位，存储容量为16MB，若按双字编址，其寻址范围是2M。
17.缓存的地址映射中，若主存中的任一块均可映射到缓存内的任一块的位置上，称做全相联映射。
18.缓存的地址映射中全相联映射比较多的采用“按内容寻址”的相联存储器来实现。
19.下列器件中，存取速度最快的是寄存器。
20.存取周期指的是存储器进行连续读或写操作所允许的最短间隔时间。
21.和辅存相比，主存的特点是容量小，速度快，成本高。
22一个512KB的存储器，其地址线和数据线的总和是27。
23.若主存每个存储单元存放16位二进制代码，则其地址线数与16无关。
24.可编程的只读存储器不一定是可改写的。
25. 和动态MOS存储器相比，双极型半导体存储器的性能是集成度低，存取时间快，位平均功耗大。
26.交叉编址的存储器实质是一种 存储器，它能 执行 独立的读写操作模块式，并行，多个。
27.采用八体并行低位交叉存储器，设每个体的存储器容量为32K×16位，存取周期为400ns，在下述说法中正确的是在400ns内，存储器能向CPU提供128位二进制信息。。
28.在程序的执行过程中，缓存与主存的地址映射是由由硬件自动完成的。
29.常用的虚拟存储器寻址系统由主存—辅存两级存储器组成。
30.在虚拟存储器中，当程序正在执行时，由操作系统完成地址映射。
31.主存储器的位扩展的确切意义是加大字长。
32.静态存储器如何保存信息使用双稳态触发器。
33.哪种存储介质需要定期进行刷新，才能保持原有信息不丢失DRAM。
34.下列哪种不属于对动态RAM的典型刷新方式同步刷新方式。
35.Cache的映射通常采用3种方式，下列哪一项不属于其中之一。混合映射
36.某一RAM芯片，其容量为128K×16位，除电源和接地外，该芯片引出线最少数目是35。
37.主机与设备传送数据时，采用程序查询方式，主机与设备是串行工作的。
38.主机与I/O设备传送数据时，采用DMA方式，CPU的效率最高。
39.下述在键盘输入过程中，每按一次键种情况会提出中断请求。
40.中断发生时，程序计数器内容的保护和更新，是由硬件自动完成的。
41.中断向量地址是中断服务程序入口地址的地址。
42.在中断响应周期，置“0”允许中断触发器是由硬件自动完成的。
43.采用DMA方式传送数据时，每传送一个数据要占用一个存储周期的时间。
44.周期挪用（窃取）的方式常用于直接存储器存取方式的输入输出中。
45.DMA方式中，周期窃取是窃取一个存取周期。
46.I/O编址方式通常可分统一编址和不统一编址，不统一编址是指I/O地址和存储器地址分开，所以对I/O访问必须有专门的I/O指令。
48.I/O的编制方式采用统一编制时，存储单元和I/O设备是靠不同的地址码来区分的。
49.中断服务程序的最后一条指令是中断返回指令。
50.DMA方式的接口电路中有程序中断部件，其作用是向CPU提出传输结束。
51.鼠标器适合于用中断方式实现输入操作。
52.硬盘适合于用DMA方式实现输入输出操作。
54.DMA访问主存时，让CPU处于等待状态，等DMA的一批数据访问结束后，CPU再恢复工作，这种情况称为停止CPU访问主存。
55.DMA访问主存时，向CPU发出请求，获得总线使用权再进行访存，这种情况称为周期挪用。
57.设CPU共有16根地址线，8根数据线，并用 MREQ（低电平有效）作访存控制信号，RW作读写命令信号（高电平为读，低电平为写）。现有下列存储芯片：ROM（2K×8位，4K×4位，8K×8位），RAM（1K×4位，2K×8位，4K×8位），及74138译码器和其他门电路（门电路自定）。最小4K地址为系统程序区，4096~16383地址范围为用户程序区。指出选用的存储芯片类型及数量。
正确答案: A:ROM：选择4K×4位芯片2片，位并联 RAM：选择4K×8位芯片3片，字串联 ;
58.设CPU共有16根地址线，8根数据线，并用 MREQ（低电平有效）作访存控制信号， RW作读写命令信号（高电平为读，低电平为写）。现有8片8K×8位的RAM芯片与CPU相连，如果运行时发现不论往哪片RAM写入数据后，以A000H为起始地址的存储芯片都有与其相同的数据，分析故障原因,以下哪种说法是错误的？该片的CS端与RW端错连或短路
59.某计算机的IO设备采用异步串行方式传送字符信息，格式为1位起始位、7位数据位、1位校验位、1位停止位，若要求每秒传送480个字符，则该设备的数据传输速率是多少？
4800bps
60.已知收到的汉明码（按配偶原则配置）为1100100，请问有效信息是多少？0110
61.已知收到的汉明码（按配偶原则配置）为1100111，请问有效信息是多少？0110
62.已知收到的汉明码（按配偶原则配置）为1100000，请问有效信息是多少？1000
63.已知收到的汉明码（按配偶原则配置）为1100001，请问有效信息是多少？0001
64.若存储器的数据总线宽度为32位，存取周期为200ns，则存储器的带宽是多少？20MB/S
65.有一个（7，4）码，生成多项式G(x)=x^3+x+1，写出代码1001的CRC码。1001110
二,单选题01
1.设总线的时钟频率为16MHZ，一个总线周期等于一个时钟周期。如果一个总线周期中并行传送16位数据，试问总线的带宽是多少？32MBps
2.总线复用方式可以减少总线中信号线的数量。
3.设一个32位微处理器配有一个16位的外部数据总线，总线的时钟频率为100MHZ，总线传输的最短周期为5个时钟周期，每一个总线传输周期可传送一个字，试计算总线的最大数据传输率。40MBps
4.电子计算机的算术逻辑单元、控制单元及主存储器合称为主机。
5.计算机中有关ALU的描述，正确的是 。
A. 只能存放运算结果。
B. 只做加法。
C. 只做算术运算，不做逻辑运算。
D. 以上答案都不对。
正确答案: D:以上答案都不对。;
6.32位的个人计算机，一个字节由8位组成。
7.冯诺依曼机工作方式的基本特点是按地址访问并顺序执行指令。
8.在异步串行传输系统中，假设每秒传输120个数据帧，其字符格式为：1为起始位，8位数据位，1位奇偶校验位，1位终止位，则其波特率为1320波特。
9.某总线在一个总线周期中可并行传送8个字节数据，总线的时钟频率为200MHZ，1个总线传输周期为5个时钟周期，试计算总线的最大数据传输率。320MBps
10.在独立请求方式下，若有N个设备，则有n个总线请求信号和n个总线响应信号。
11.在同步通信中，一个总线周期的传输过程是先传输地址，再传输数据。
12.在异步串行传输系统中，假设波特率为1200bps，其字符格式为：1为起始位，8位数据位，1位奇偶校验位，1位终止位，则其比特率为872.72bps。
13.总线中地址线的作用是用于选择指定存储器单元和I/O设备接口电路的地址。
14.在三种集中式总线控制中，独立请求方式响应时间最快。
15.计算机中控制单元负责指令译码。
16.下列文本处理程序属于应用软件。
17.有些计算机将一部分软件永恒地存于只读存储器中，称之为固件。
19.在链式查询方式下，若有N个设备，则只有一条总线请求线。
20.在单机系统中，CPU向存储器写信息，通常采用不互锁类型的联络方式。
21.在各种异步通信方式中，不互锁速度最快。
22.系统总线中的数据线、地址线、控制线是根据总线传输的内容来划分的。
23.总线的异步通信方式不采用时钟信号，只采用握手信号。
24.在单总线结构的CPU中，连接在总线上的多个部件某一时刻只有一个可以向总线发送数据，但可以有多个同时从总线接收数据。
25.在分离式通信方式中，总线上所有模块都可以成为主模块。
26.不同的信号共用一组信号线，分时传送，这种传输方式是复用传输。
27.执行最快的语言是机器语言。
28.计算机使用总线结构便于增减外设，同时减少了信息传输线的条数。
29.用户与计算机通信的界面是外部设备。
30.计算机与日常使用的袖珍计算器的本质区别在于自动化程度的高低。
31.一般8位微机系统以16位来表示地址，则该计算机有65536个地址空间。
32.在计数器定时查询方式下，若每次计数从上一次计数的终止点开始，则每个设备使用总线的机会相等。
33.存储单元是指存放一个存储字的所有存储元的集合
34.在CPU中跟踪指令后继地址的寄存器是PC;
35.存储字长是指存放在一个存储单元的二进制代码位数;
36.数控机床是计算机在实时控制方面的应用。
37.目前大部分微处理器使用的半导体工艺为CMOS工艺。
38.连接计算机与计算机之间的总线属于通信总线。
39.在三种集中式总线控制中，链式查询方式对电路故障最敏感
40.下列描述中，正确的是一台计算机包括输入、输出、控制、存储及算术逻辑运算5个子系统。;
41.计算机的算术逻辑单元和控制单元合称为CPU;
42.用以指定待执行指令所在地址的是程序计数器
43.个人计算机（PC）属于微型计算机类计算机
44.在一个32位的总线系统中，总线的时钟频率为66MHZ，假设总线最短传输周期为4个时钟周期，试计算总线的最大数据传输率。66MBps;
45.把电路中所有元器件如晶体管、二极管等都集成在一个芯片上的器件称为Intergrated Circuit;
46.在计数器定时查询方式下，若计数从0开始，则设备号小的优先级高;
三，单选题03
1.某机字长8位，采用补码形式，则机器数所能表示的范围是-128~127
2.计算机中所有的信息以二进制表示，其主要理由是物理器件性能所致
3.大部分计算机内的减法是用补数的相加实现。
4.在定点机中执行算术运算时会产生溢出，其原因是运算结果无法表示
5.早期的硬件乘法器通常采用加和移位相结合的方法，具体算法是 ，但需要有 控制。并行加法和串行右移，计数器
6.计算机中表示地址时，采用无符号数
7.浮点数的表示范围和精度取决于阶码的位数和尾数的位数
8.在定点运算发生溢出时，应发出出错信息
10.在浮点数加减法的对阶过程中，将较小的阶码向较大的阶码看齐
- 在浮点数中，当数的绝对值太小，以至于小于所能表示的数据时，称为浮点数的下溢
12.在小数定点机，下述说法正确的是只有补码能表示-1
- 在浮点机中，判断补码规格化形式的原则是尾数的符号位与第一数位不同
- 在浮点机中，基数是隐含的。
- 在运算器中不包含地址寄存器
17.设机器字长为8位（含1位符号位），以下10000000
是0的一个原码。
18.在定点补码运算器中，若采用双符号位，当双符号位不同
时表示结果溢出。
19.采用规格化的浮点数是为了增加数据的表示精度
20.在补码除法中，根据余数的符号与除数的符号相同
上商“1”。
21.已知[x]补=0.1101，[y]补=0.1011，求[x×y]补。0.10001111;
22.已知[x]补=1.0101，[y]补=1.0011，求[x×y]补。0.10001111;
23.已知两个浮点数X=0.1101×2(10) ，Y=0.1011×2(01) ，求X+Y。00,11；00.1001;
24.设X=2(-101)×（-0.101000），Y=2(-100)×（+0.111011），并假设阶符取2位，阶码的数值部分取3位，数符取2位，尾数的数值部分取6位，求X-Y。11,101；11.011001;
四. 单选题04
1.存放欲执行指令的寄存器是IR
2.在CPU中跟踪指令后续地址的寄存器是PC
3.指令系统中，采用不同寻址方式的目的主要是缩短指令字长，扩大寻址空间，提高编程灵活性
4.操作数在寄存器中的寻址方式称为寄存器直接寻址。
5.寄存器间接寻址方式中，操作数在主存单元中。
6.程序控制类指令的功能是改变程序执行的顺序
7.运算型指令的寻址和转移型指令的寻址不同点在于前者取操作数，后者决定程序转移地址
8.直接、间接、立即三种寻址方式指令的执行速度，由快至慢的排序是立即、直接、间接
9.设机器字长为16位，存储器按字节编址，对于单字长指令而言，读取该指令后，PC值自动加2
10.转移指令的主要操作是改变程序计数器PC的值
11.一地址格式的算术运算指令，另一个操作数隐含在累加器中。
12.在指令格式设计中，采用扩展操作码的目的是增加指令数量
13.为了缩短指令地址中地址码的数位，可采用寄存器寻址。
14.设机器字长为16位，存储器按字节编址，设PC当前值为1000H，当读取一条双字长指令后，PC值为1004H
15.直接寻址的无条件转移指令功能是将指令中的地址码送入PC
16.设相对寻址的转移指令占两个字节，第一字节是操作码，第二字节是相对位移量，用补码表示。每当CPU从存储器取出一个字节时，即自动完成（PC）+1→PC。若当前PC值为2000H，要求转移到201BH，则转移指令第二字节的内容是什么？19H
17.设相对寻址的转移指令占两个字节，第一字节是操作码，第二字节是相对位移量，用补码表示。每当CPU从存储器取出一个字节时，即自动完成（PC）+1→PC。若当前PC值为2000H，指令JMP *-9的第二字节的内容是什么？F5H
18.一条双字长直接寻址的子程序调用CALL指令，其第一个字为操作码和寻址特征，第二个字为地址码5000H。假设PC当前值为1000H，SP的内容为0100H，栈顶内容为1234H，存储器按字编址，而且进栈操作是先执行（SP）-△→SP，后存入数据。试回答CALL指令被执行后，PC、SP及栈顶内容各为多少？5000H、00FFH、1002H
19.一条双字长直接寻址的子程序调用CALL指令，其第一个字为操作码和寻址特征，第二个字为地址码5000H。假设PC当前值为1000H，SP的内容为0100H，栈顶内容为1234H，存储器按字编址，而且进栈操作是先执行（SP）-△→SP，后存入数据。试回答子程序返回后，PC、SP及栈顶内容各为多少？1002H、0100H、1234H
五 单选题05
1.用以指定待执行指令所在地址的是程序计数器
2.计算机中控制单元负责指令译码。
4.中断标志触发器用于指示CPU是否进入中断周期
5.允许中断触发器用于开放或关闭中断系统
6.CPU响应中断的时间是一条指令执行结束
7.向量中断是由硬件形成向量地址，再由向量地址找到中断服务程序入口地址
8.程序计数器的位数取决于存储器的容量
9.隐指令是指指令系统中没有的指令
10.指令寄存器的位数取决于指令字长
11.CPU响应中断的时间是执行周期结束
12.在CPU的寄存器中，指令寄存器对用户是完全透明的。
13.中断周期前是 ，中断周期后是 。执行周期，取指周期
14.CPU中的译码器主要用于指令译码
16.在取指令操作之后，程序计数器中存放的是下一条指令的地址
17.取指令操作是控制器固有的功能，无需在操作码控制下完成
其他：
- 控制器可区分存储单元中存放的是指令还是数据。
- 计算机操作的最小单位时间是时钟周期
- 计算机主频的周期是时钟周期
- 一个节拍信号的宽度是指时钟周期
- 由于CPU内部操作的速度较快，而CPU访问一次存储器的时间较长，因此机器周期通常由存取周期来决定。
- 在取指令操作之后，程序计数器中存放的是下一条指令的地址
- 直接寻址的无条件转移指令功能是将指令中的地址码送入PC
- 取指令操作是控制器固有的功能，无需在操作码控制下完成
- 在微程序控制器中，机器指令与微指令的关系是每一条机器指令由若干条微指令组成的微程序来执行
- 在微程序控制器中，控制部件向执行部件发出的某个控制信号称为微命令
- 以硬连线方式构成的控制器又称为组合逻辑型控制器
- 将微程序存储在ROM中不加修改的控制器属于静态微程序控制器
- 微程序放在控制存储器中。
- 计算机存放微指令的存储器包含在CPU中。
- 下列增大控制存储器的容量不属于设计微指令结构时所追求的目标。
特殊：
- 正确：
静态RAM即使信息读出后，信息仍然存在，不需要再生。
单体多字存储器主要解决访存速度的问题。
程序中断方式和DMA方式中都有中断请求，但目的不同
中断方式一般用于处理随机出现的服务请求
评估计算机的执行速度可以用每秒执行的指令数为判断依据
指令周期大于机器周期
指令的地址码给出存储器地址的加法指令，在执行周期一定访存
一台计算机包括输入、输出、控制、存储及算术逻辑运算5个子系统。
微程序控制器比硬连线控制器更加灵活
- 错误：
一个更高级的中断请求一定可以中断另一个中断处理程序的执行
浮点乘除运算需进行对阶操作
补码乘法器中，被乘数和乘数的符号都不参加运算
为了进行取指令操作，控制器需要得到相应的指令
计算机的速度完全取决于主频
填空题
1.在同步通信中，设备之间没有应答信息，数据传输在公共时钟信号的控制下进行。
2.指令和数据都存放在存储器中，控制器能自动识别它们。
3.在异步通信中，没有固定的总线传输周期，通信双方通过应答（握手）信号联络。
4.在做手术过程中，医生经常将手伸出，等护士将手术刀递上，待医生握紧后，护士才松手。如果把医生和护士看做是两个通信模块，这些动作相当于异步通信中的全互锁方式。
5.计算机唯一能执行的语言是机器语言。
6.冯诺依曼计算机的工作方式是基于存储程序原理。
7.动态半导体存储器的刷新一般有集中、分散、异步三种方式，之所以刷新是因为存储电荷的电容放电。
8.半导体静态RAM进行读写操作时，必须先接受地址信号，再接受片选、读写信号。
9.使用高速缓冲存储器是为了解决CPU和主存的速度匹配问题。
10.使用虚拟存储器是为了解决扩大存储器的容量问题。
11.I/O的编址方式可分为不统一编址、统一编址两大类，前者需有独立的I/O指令，后者可通过访存指令和设备交换信息。
12.CPU在指令执行周期结束时刻采样中断请求信号（在开中断情况下），而在存储周期结束时刻采样DMA的总线请求信号。
13.CPU响应中断时要保护现场，包括对PC内容和寄存器内容的保护，前者通过硬件自动实现，后者通过软件编程实现。
14.一次中断处理过程大致可分为中断请求、中断判优、中断，响应、中断服务、中断返回五个阶段。
15.在DMA方式中，CPU和DMA控制器通常采用三种方法来分时使用主存，它们是停止CPU访问主存、周期挪用、DMA和CPU交替访问主存。
16.硬件向量法是指由硬件产生中断向量地址，再由中断向量地址找到中断服务程序入口地址。
17.从数据传送看，程序中断方式靠程序传送数据，DMA方式靠硬件传送数据。
18.采用浮点表示时，若尾数为规格化形式，则浮点数的表示范围取决于阶码的位数，精度取决于尾数的位数，数符确定浮点数的正负。
19.采用浮点数表示时，最大浮点数的阶符一定为正，尾数的符号一定为正。
20.寄存器直接寻址操作数在寄存器中，寄存器间接寻址操作数在存储器中。
21.根据CPU访存的性质不同，可将CPU的工作周期分为取指周期、间址周期、执行周期、中断周期。
22.任何指令周期的第一步必定是取指周期。
1. 基于存储程序原理的冯诺依曼计算机工作方式的基本特点是 按地址访问并顺序执行指
令 。
2. 指令 和 数据 都存放在存储器中， 控制器 能自动识别它们。
3. 计算机唯一能执行的语言是 机器语言 。
4. 计算机将存储、算术逻辑运算和控制三个部分合称为 主机 。
5. 指令的解释是由计算机的 控制器 来完成，运算器用来完成 算术逻辑运算 。
6. 存储器可分为主存和 辅存 ，程序必须存于 主存 内，CPU 才能执行其中的指令。
7.在做手术过程中，医生经常将手伸出，等护士将手术刀递上，待医生握紧后，护士才松手。如果把
医生和护士看做是两个通信模块，这些动作相当于 异步 通信中的 全互锁 方式。
8. 总线同步通信影响总线效率的原因是 必须按最慢速度的部件来设计公共时钟周期 。
9. 总线宽度是指 数据线的宽度 ，总线带宽是指 单位时间内总线上传输数据的位数 。
10. 在同步通信中，设备之间 没有 应答信息，数据传输在 公共时钟信号的控制 下进行。
11. 在异步通信中，没有固定的总线传输周期，通信双方通过 应答 信号联络。
1. 缓存 、 主存 、和 辅存 组成三级存储器系统，分级的目的是 提高访问速度和扩大存储容
量 。
2. 半导体静态 RAM 依据 触发器原理 存储信息，半导体动态 RAM 依据 电容存储电荷原理 存储
信息。
3. 动态半导体存储器的刷新一般有 集中 、 分散 和 异步 三种方式，之所以刷新是因
为 存储电荷的电容放电 。
4. 半导体静态 RAM 进行读写操作时，必须先接受 地址 信号，再接受 片选 和 读写 信号。5. 欲组成一个 64K×16 位的存储器，当分别选用 32K×8 位，16K×1 位，1K×4 位的三种不同规格的
存储芯片时，各需 4 、 64 和 256 片。
6. 用 1K×4 位的存储芯片组成容量为 64K×8 位的存储器，共需 128 片，若将这些芯片分装在
几块板上，设每块板的容量为 16K×8 位，则该存储器所需的地址线总位数是 16 ，其中 2 位用于选
板， 4 位用于选片， 10 位用于存储芯片的片内地址。
7. 使用高速缓冲存储器是为了解决 CPU 和主存的速度匹配问题 ，使用虚拟存储器是为了解
决 扩大存储器的容量 问题。
8. 由容量为 16KB 的缓存和容量为 16MB 的主存构成的存储器系统的总容为 16MB 。
9. 高位交叉编址的存储器能够提高访存速度的原因是 各个体分别响应不同请求源的请求，实现多
体并行 ，其地址的高位部分用于 选择体号 ，地位部分用于 选择存储体内的字 。
10. 低位交叉编址的存储器能够提高访存速度的原因是 不改变每个体的存取周期的前提下，增加存
储器的带宽 ，其地址的高位部分用于 选择存储体内的字 ，地位部分用于 选择体号 。
11.I/O 的编址方式可分为 不统一编址 和 统一编址 两大类，前者需有独立的 I/O 指令，后
者可通过 访存 指令和设备交换信息。
12. 主机与设备交换信息的控制方式中， 程序查询 方式主机与设备是串行工作的， 中断 方式
和 DMA 方式主机与设备是并行工作且 DMA 方式主程序与信息传送是并行进行的。
13. CPU 在 指令执行周期结束 时刻采样中断请求信号（在开中断情况下），而在 存储周期结
束 时刻采样 DMA 的总线请求信号。
14. CPU 响应中断时要保护现场，包括对 PC 内容 和 寄存器内容 的保护，前者通过 硬件自动
（或中断隐指令） 实现，后者通过 软件编程 实现。
15. 一次中断处理过程大致可分为 中断请求 、 中断判优 、 中断响应 、 中断服
务 和 中断返回 等五个阶段。
16. 在 DMA 方式中，CPU 和 DMA 控制器通常采用三种方法来分时使用主存，它们是 停止 CPU 访问主
存 、 周期挪用 和 DMA 和 CPU 交替访问主存 。
17. 单重中断与多重中断的主要区别是 单重中断的服务程序在中断返回前才开中断，多重中断的服
务程序提前到保护现场之后就开中断。
18. 多重中断的必要条件是 只有级别更高的中断源才能中断级别低的中断源的请求 。
19. 当 DMA 接口向 CPU 申请占用总线时，会遇到 CPU 此时不访存 、 CPU 正在访存 和 CPU 和
DMA 接口同时请求访存 三种情况，只有在 CPU 和 DMA 接口同时请求访存 情况下会出现周期挪用。
20. 中断方式中的中断请求用于 数据传送 ，DMA 方式中的中断请求用于 后处理 。
1.采用浮点表示时，若尾数为规格化形式，则浮点数的表示范围取决于 阶码 的位数，精度取决
于 尾数 的位数， 数符 确定浮点数的正负。
2.一个浮点数，当其尾数右移时，欲使其值不变，阶码必须 增加 。
3.采用浮点数表示时，最大浮点数的阶符一定为 正 ，尾数的符号一定为 正 。最小浮点数的阶
符一定为 正 ，尾数的符号一定为 负 。
4.负数补码算术左移时， 符号 位不变，低位补 0 。负数补码算术右移时， 符号 位不变，高
位补 1 。
5.在定点运算器中，无论采用单符号位还是双符号位，必须有 判断溢出 电路，
他一般用 异或门 来实现。
6.在浮点数中，当数的绝对值太大，以至于大于阶码所能表示的数值时，称为浮点数的 上溢 ，当
数的绝对值太小，以至于小于阶码所能表示的数值时，称为浮点数的 下溢 。
7.寄存器直接寻址操作数在 寄存器 中，寄存器间接寻址操作数在 存储器 中，所以执行指令的
速度前者比后者 快 。
8.设形式地址为 X，则在直接寻址方式中，操作数的有效地址为 x ；在间接寻址方式中，操作
数的有效地址为（x） ；在相对寻址中，操作数的有效地址为（pc）+x（x 可正可负）。
9.指令寻址的基本方式有两种，一种是 顺序 寻址方式，其指令地址由 程序计数器 给出，另一
种是 跳跃 寻址方式，其指令地址由 指令本身 给出。
10.条件转移、无条件转移、子程序调用指令，中断返回指令都属于 程序控制（或跳转）类指令，
这类指令字的地址码指出的地址不是 操作数 地址，而是 下一条指令的 地址。11.堆栈寻址需要在 CPU 内设一个专用的寄存器，称为 堆栈指示器 ，其内容是 栈顶的地址 。
12.只有操作码没有地址码的指令称为 零地址格式 指令。
13.在指令的执行阶段需要两次访问存储器的指令通常采用 存储器间接 寻址
14.指令周期是 CPU 从主存取出一条指令并执行完该指令所需的时间 ，最基本的指令周期包括 取
址周期 和 执行周期 。
15.根据 CPU 访存的性质不同，可将 CPU 的工作周期分为 取址周期 、 间址周期 、 执行周
期 、 中断周期 。
16.在 CPU 中保存当前正在执行的指令的寄存器是 指令寄存器 IR ，保存下一条指令地址的寄存器
是 程序计数器 PC ，保存 CPU 访存地址的寄存器是存储器地址寄存器 MAR 。
17.任何指令周期的第一步必定是 取址 周期。
18.若采用硬件向量法形成中断服务程序的入口地址，则 CPU 在中断周期完成 保护程序断
点 、 硬件关中断 和 向量地址送至 pc 操作
期 来表示，而后者又包含有若干个 时钟周期 。
2.控制部件通过控制线向执行部件发出各种控制命令，通常把这种控制命令叫做 微命令 ，而执行
部件执行此控制命令后所进行的操作叫做 微操作 。
3.程序顺序执行时，后续指令的地址由 PC 自动加 1 形成，遇到转移指令和调用指令时，后续指令
的地址从 指令寄存器的地址码字段 获得。
4.通常控制器的设计可分为 组合逻辑设计 和 微程序设计 两大类，相对应的控制器结构就
有 硬连线逻辑 式和 存储逻辑 式，前者采用的核心器件是 门电路 ，后者采用的核心器件
是 ROM 。
5.微指令的顺序控制部分用来 指出下一条微指令的地址 。
6.组合逻辑设计控制单元的设计步骤是先 列出操作时间表 ，再 写出最简逻辑表达式 ，最后
用 门电路 等器件实现。
7.控制单元的功能是什么？其输入受什么控制？
控制单元的主要功能是发出各种不同的控制信号。其输入受时钟信号、指令寄存器的操作码字段、标
志和来自系统总线的控制信号的控制。
8.什么是指令周期、机器周期和时钟周期？三者有何关系？
CPU 每取出并执行一条指令所需的全部时间叫指令周期；机器周期是在同步控制的机器中，执行指令周期中一步相对完整的操作（指令步）所需时间，通常
安排机器周期长度等于主存周期；
时钟周期是指计算机主时钟的周期时间，它是计算机运行时最基本的时序单位，对应完成一个微操作所需
时间，通常时钟周期等于计算机主频的倒数。
9.能不能说机器的主频越快，机器的速度就越快，为什么？
不能说机器的主频越快，机器的速度就越快。因为机器的速度不仅与主频有关，还与数据通路结构、
时序分配方案、ALU 运算能力、指令功能强弱等多种因素有关，要看综合效果。
10.设机器 A 的主频为 8MHz，机器周期含 4 个时钟周期，且该机的平均指令执行速度是 0.4MIPS，试
求该机的平均指令周期和机器周期，每个指令周期中含几个机器周期？如果机器 B 的主频为 12MHz，且机
器周期也含 4 个时钟周期，试问 B 机的平均指令执行速度为多少 MIPS?
解：先通过 A 机的平均指令执行速度求出其平均指令周期，再通过主频求出时钟周期，然后进一步求出机
器周期。B 机参数的算法与 A 机类似。计算如下：
A 机平均指令周期=1/0.4MIPS=2.5µs
A 机时钟周期=1/8MHz=125ns
A 机机器周期=125ns×4=500ns=0.5µs
A 机每个指令周期中含机器周期个数=2.5µs÷0.5µs=5 个
B 机时钟周期 =1/12MHz 83ns
B 机机器周期 =83ns×4=332ns
设 B 机每个指令周期也含 5 个机器周期，则：
B 机平均指令周期=332ns×5=1.66µs
B 机平均指令执行速度=1/1.66µs=0.6MIPS
结论：主频的提高有利于机器执行速度的提高。
11.设某机主频为 8MHz，每个机器周期平均含 2 个时钟周期，每条指令平均有 4 个机器周期，试问该
机的平均指令执行速度为多少 MIPS？若机器主频不变，但每个机器周期平均含 4 个时钟周期，每条指令
平均有 4 个机器周期，则该机的平均指令执行速度又是多少 MIPS？由此可得出什么结论？
解：先通过主频求出时钟周期，再求出机器周期和平均指令周期，最后通过平均指令周期的倒数求出平均
指令执行速度。计算如下：
时钟周期=1/8MHz=0.125×10-6 s
机器周期=0.125×10-6 s×2=0.25×10-6 s
平均指令周期=0.25×10-6 s×4=10-6 s
平均指令执行速度=1/10-6 s=1MIPS
当参数改变后：机器周期= 0.125×10-6 s×4=0.5×10-6 s
平均指令周期=0.5×10-6 s×4=2×10-6 s
平均指令执行速度=1/（2×10-6 s） =0.5MIPS
结论：两个主频相同的机器，执行速度不一定一样。
12.某 CPU 的主频为 10MHz，若已知每个机器周期平均包含 4 个时钟周期，该机的平均指令执行速度
为 1MIPS，试求该机的平均指令周期及每个指令周期含几个机器周期？若改用时钟周期为 0.4µs 的 CPU 芯
片，则计算机的平均指令执行速度为多少 MIPS？若要得到平均每秒 80 万次的指令执行速度，则应采用主
频为多少的 CPU 芯片？
解：先通过主频求出时钟周期时间，再进一步求出机器周期和平均指令周期。
时钟周期=1/10MHz=0.1×10-6 s
机器周期=0.1×10-6 s×4=0.4×10-6 s平均指令周期=1/1MIPS=10-6 s
每个指令周期所含机器周期个数=10-6 s /0.4×10-6 s =2.5 个
当芯片改变后：机器周期=0.4µs×4=1.6µs
平均指令周期=1.6µs×2.5=4µs
平均指令执行速度=1/4µs=0.25MIPS
若要得到平均每秒 80 万次的指令执行速度，则:
平均指令周期=1/0.8MIPS=1.25×10-6 =1.25µs
机器周期=1.25µs÷2.5=0.5µs
时钟周期= 0.5µs÷4=0.125µs
CPU 主频=1/0.125µs=8MHz
13.存数指令 STA X 的功能是将累加器（ACC）的内容存于主存的 X 地址单元中， CPU 由 PC、IR、
MAR、MDR、ACC、CU 组成，请写出存数指令 STA X 在取指周期和执行周期微操作的节拍安排。
取指周期：T0：PC→MAR，1→R
T1：M(MAR)→MDR，(PC)+1→PC
T2：MDR→IR，OP(IR)→ID
执行周期：T0：Ad(IR)→MAR，1→W
T1：AC→MDR
T2：MDR→M(MAR)
14.取数指令 LDA X 的功能是将主存的 X 地址单元中的内容取到累加器（ACC）中， CPU 由 PC、IR、
MAR、MDR、ACC、CU 组成，请写出取数指令 LDA X 在取指周期和执行周期微操作的节拍安排。
取指周期：T0：PC→MAR，1→R
T1：M(MAR)→MDR，(PC)+1→PC
T2：MDR→IR，OP(IR)→ID
执行周期：T0：Ad(IR)→MAR，1→R
T1：M(MAR)→MDR
T2：MDR→ACC
15.假设机器采用同步控制，每个机器周期包含 3 个节拍。请写出加法指令 ADD X 在取指周期微操作
的节拍安排和执行周期微操作的节拍安排。
取指周期：T0：PC→MAR，1→R
T1：M(MAR)→MDR，(PC)+1→PC
T2：MDR→IR，OP(IR)→ID
执行周期：T0：Ad(IR)→MAR，1→R
T1：M(MAR)→MDR
T2：（AC）+（MDR）→ACC
12. 解释下列概念：
存储单元：可存放一个机器字并具有特定存储地址的存储单位。
存储元件：存储一位二进制信息的物理元件，是存储器中最小的存储单位，又叫存储基元或存储元，
不能单独存取。
存储字：一个存储单元所存二进制代码的逻辑单位。
存储字长：一个存储单元所存储的二进制代码的总位数。
存储容量：存储器中可存二进制代码的总量；（通常主、辅存容量分开描述）。机器字长：指 CPU 一次能处理的二进制数据的位数，通常与 CPU 的寄存器位数有关。
指令字长：机器指令中二进制代码的总位数。
13. 解释下列英文缩写的中文含义：
CPU：Central Processing Unit，中央处理机（器），是计算机硬件的核心部件，主要由运算器和控
制器组成。
PC：Program Counter，程序计数器，其功能是存放当前欲执行指令的地址，并可自动计数形成下一
条指令地址。
IR：Instruction Register，指令寄存器，其功能是存放当前正在执行的指令。
CU：Control Unit，控制单元（部件），为控制器的核心部件，其功能是产生微操作命令序列。
ALU：Arithmetic Logic Unit，算术逻辑运算单元，为运算器的核心部件，其功能是进行算术、逻辑
运算。
ACC：Accumulator，累加器，是运算器中既能存放运算前的操作数，又能存放运算结果的寄存器。
MQ：Multiplier-Quotient Register，乘商寄存器，乘法运算时存放乘数、除法时存放商的寄存器。
X：此字母没有专指的缩写含义，可以用作任一部件名，在此表示操作数寄存器，即运算器中工作寄
存器之一，用来存放操作数；
MAR：Memory Address Register，存储器地址寄存器，在主存中用来存放欲访问的存储单元的地址。
MDR：Memory Data Register，存储器数据缓冲寄存器，在主存中用来存放从某单元读出、或要写入
某存储单元的数据。
I/O：Input/Output equipment，输入/输出设备，为输入设备和输出设备的总称，用于计算机内部和
外界信息的转换与传送。
MIPS：Million Instruction Per Second，每秒执行百万条指令数，为计算机运算速度指标的一种计
量单位。
14. 指令和数据都存于存储器中，计算机如何区分它们？
计算机区分指令和数据有以下 2 种方法：
1.通过不同的时间段来区分指令和数据，即在取指令阶段访存取出的为指令，在执行指令阶段访存取
出的即为数据。
2.通过地址来源区分，由 PC 提供存储单元地址的取出的是指令，由指令地址码部分提供存储单元地
址的取出的是操作数。
15. 什么是指令？什么是程序？
指令是机器完成某种操作的命令，包括操作码和地址码两部分。操作码指出执行什么操作，地址码指
出操作数在什么地方。程序是有序指令的集合，用来解决某一特定问题。
16. 总线如何分类？什么是系统总线？系统总线又分为几类，它们各有何作用，是单向的，还是双向
的，它们与机器字长、存储字长、存储单元有何关系？
按照连接部件的不同，总线可以分为片内总线、系统总线和通信总线。
系统总线是连接 CPU、主存、I/O 各部件之间的信息传输线。
系统总线按照传输信息不同又分为地址线、数据线和控制线。
地址线是单向的，其根数越多，寻址空间越大，即 CPU 能访问的存储单元的个数越多；数据线是双向
的，其根数与存储字长相同，是机器字长的整数倍。
17. 为什么要设置总线判优控制？常见的集中式总线控制有几种？各有何特点？哪种方式响应时间最
快？哪种方式对电路故障最敏感？
总线判优控制解决多个部件同时申请总线时的使用权分配问题；
常见的集中式总线控制有三种：链式查询、计数器定时查询、独立请求；特点：链式查询方式连线简单，易于扩充，对电路故障最敏感；计数器定时查询方式优先级设置较灵
活，对故障不敏感，连线及控制过程较复杂；独立请求方式速度最快，但硬件器件用量大，连线多，成本
较高。
18.设总线的时钟频率为 8MHZ，一个总线周期等于一个时钟周期。如果一个总线周期中并行传送 16
位数据，试问总线的带宽是多少？
由于：f=8MHz,T=1/f=1/8M 秒，一个总线周期等于一个时钟周期
所以：总线带宽=16/（1/8M） = 128Mbps= 16MBps（注意单位）
19. 在一个 32 位的总线系统中，总线的时钟频率为 66MHZ，假设总线最短传输周期为 4 个时钟周
期，试计算总线的最大数据传输率。若想提高数据传输率，可采取什么措施？
总线传输周期=4*1/66M 秒
总线的最大数据传输率=32/(4/66M)=528Mbps= 66MBps（注意单位）
若想提高数据传输率，可以提高总线时钟频率、增大总线宽度或者减少总线传输周期包含的时钟周期
个数。
20. 设一个 32 位微处理器配有一个 16 位的外部数据总线，总线的时钟频率为 100MHZ，总线传输的
最短周期为 5 个时钟周期，每一个总线传输周期可传送一个字，试计算总线的最大数据传输率。
总线传输周期=5*1/100M 秒
总线的最大数据传输率=16/(5/100M)=320Mbps= 40MBps（注意单位）
若想提高数据传输率，可以提高总线时钟频率、增大总线宽度或者减少总线传输周期包含的时钟周期
个数。
21.某总线在一个总线周期中可并行传送 8 个字节数据，总线的时钟频率为 200MHZ，1 个总线传输周
期为 5 个时钟周期，试计算总线的最大数据传输率。
总线传输周期=5*1/200M 秒
因为总线宽度为 64 位=8B
总线的最大数据传输率=8B/(5/200M)=320Mbps（注意单位）
22. 什么叫刷新？为什么要刷新？说明刷新有几种方法。
刷新：对 DRAM 定期进行的全部重写过程；
刷新原因：因电容泄漏而引起的 DRAM 所存信息的衰减需要及时补充，因此安排了定期刷新操作；
常用的刷新方法有三种：集中式、分散式、异步式。
集中式：在最大刷新间隔时间内，集中安排一段时间进行刷新，存在 CPU 访存死时间。
分散式：在每个读/写周期之后插入一个刷新周期，无 CPU 访存死时间。
异步式：是集中式和分散式的折衷。
23. 计算机中设置 Cache 的作用是什么？能否将 Cache 的容量扩大，最后取代主存，为什么？
计算机中设置 Cache 的作用是解决 CPU 和主存速度不匹配问题。不能将 Cache 的容量扩大取代主存，原因是:（1）Cache 容量越大成本越高，难以满足人们追求低价 格的要求；
（2）如果取消主存，当 CPU 访问 Cache 失败时，需要将辅存的内容调入 Cache 再由 CPU 访问，造成 CPU 等待时间太长，损失更大。
24. 简要说明提高访存速度可采取的措施。
提高访存速度可采取三种措施：
（1）采用高速器件。即采用存储周期短的芯片，可提高访存速度。
（2）采用 Cache。CPU 最近要使用的信息先调入 Cache，而 Cache 的速度比主存快得多，这样 CPU 每
次只需从 Cache 中读写信息，从而缩短访存时间，提高访存速度。
（3）调整主存结构。如采用单体多字或采用多体结构存储器。
25. 什么是 I/O 接口，与端口有何区别？I/O 接口如何分类？
I/O 接口一般指 CPU 和 I/O 设备间的连接部件，而端口是指 I/O 接口内 CPU 能够访问的寄存器，端口
加上相应的控制逻辑即构成 I/O 接口。
I/O 接口分类方法很多，主要有：
（1）按数据传送方式分有并行接口和串行接口两种；
（2）按数据传送的控制方式分有程序控制接口、程序中断接口、DMA 接口三种。
26. 说明中断向量地址和入口地址的区别和联系。中断向量地址和入口地址的区别：
向量地址是硬件电路（向量编码器）产生的中断源的内存地址编号，中断入口地址是中断服务程序首
址。
中断向量地址和入口地址的联系：
中断向量地址可理解为中断服务程序入口地址指示器（入口地址的地址），通过它访存可获得中断服
务程序入口地址。 (两种方法：在向量地址所指单元内放一条 JMP 指令；主存中设向量地址表。参考
8.4.3）
27. 在什么条件下，I/O 设备可以向 CPU 提出中断请求？
I/O 设备向 CPU 提出中断请求的条件是：I/O 接口中的设备完成触发器为 1（D=1），中断屏蔽码为
0
（MASK=0），且 CPU 查询中断时，中断请求触发器状态为 1（INTR=1）。
28.在什么条件和什么时间，CPU 可以响应 I/O 的中断请求？
CPU 响应 I/O 中断请求的条件和时间是：当中断允许状态为 1（EINT=1），且至少有一个中断请求被
查到，则在一条指令执行完时，响应中断
29. 已知收到的汉明码（按配偶原则配置）为 1100100、1100111、1100000、1100001，检查上述代
码是否出错？第几位出错？
假设接收到的汉明码为：c1’c2’b4’c3’b3’b2’b1’
纠错过程如下：
P1=c1’⊕b4’⊕b3’⊕b1’
P2=c2’⊕b4’⊕b2’⊕b1’
P3=c3’⊕b3’⊕b2’⊕b1’
如果收到的汉明码为 1100100，则 p3p2p1=011，说明代码有错，第 3 位（b4’）出错，有效信息为：
1100
如果收到的汉明码为 1100111，则 p3p2p1=111，说明代码有错，第 7 位（b1’）出错，有效信息为：
0110
如果收到的汉明码为 1100000，则 p3p2p1=110，说明代码有错，第 6 位（b2’）出错，有效信息为：
0010
如果收到的汉明码为 1100001，则 p3p2p1=001，说明代码有错，第 1 位（c1’）出错，有效信
息为：0001
30. 假设 CPU 执行某段程序时共访问 Cache 命中 4800 次，访问主存 200 次，已知 Cache 的存取周期
为 30ns，主存的存取周期为 150ns，求 Cache 的命中率以及 Cache-主存系统的平均访问时间和效率，试
问该系统的性能提高了多少倍？
Cache 被访问命中率为：4800/(4800+200)=24/25=96%
则 Cache-主存系统的平均访问时间为：ta=0.96*30ns+(1-0.96)*150ns=34.8ns
Cache-主存系统的访问效率为：e=tc/ta*100%=30/34.8*100%=86.2%
性能为原来的 150ns/34.8ns=4.31 倍，即提高了 3.31 倍。
31. 设主存容量为 256K 字，Cache 容量为 2K 字，块长为 4。
（1）设计 Cache 地址格式，Cache 中可装入多少块数据？
（2）在直接映射方式下，设计主存地址格式。
（3）在四路组相联映射方式下，设计主存地址格式。
（4）在全相联映射方式下，设计主存地址格式。
（5）若存储字长为 32 位，存储器按字节寻址，写出上述三种映射方式下主存的地址格式。
（1）Cache 容量为 2K 字，块长为 4，Cache 共有 2K/4=211/22 =29 =512 块，
Cache 字地址 9 位，字块内地址为 2 位
因此，Cache 地址格式设计如下：
Cache 字块地址（9 位）
字块内地址（2 位）
（2）主存容量为 256K 字=218字，主存地址共 18 位，共分 256K/4=216块，
主存字块标记为 18-9-2=7 位。
直接映射方式下主存地址格式如下：
主存字块标记（7 位）
Cache 字块地址（9 位）
（3）根据四路组相联的条件，一组内共有 4 块，得 Cache 共分为 512/4=128=27组，
主存字块标记为 18-7-2=9 位，主存地址格式设计如下：
主存字块标记（9 位）
组地址（7 位）
（4）在全相联映射方式下，主存字块标记为 18-2=16 位，其地址格式如下：
主存字块标记（16 位）
字块内地址（2 位）
（5）若存储字长为 32 位，存储器按字节寻址，则主存容量为 256K*32/4=221B，
Cache 容量为 2K*32/4=214B，块长为 4*32/4=32B=25 B，字块内地址为 5 位，
在直接映射方式下，主存字块标记为 21-9-5=7 位，主存地址格式为：
主存字块标记（7 位）
Cache 字块地址（9 位）
在四路组相联映射方式下，主存字块标记为 21-7-5=9 位，主存地址格式为：
主存字块标记（9 位）
组地址（7 位）
在全相联映射方式下，主存字块标记为 21-5=16 位，主存地址格式为：
主存字块标记（16 位）
32. 某 8 位微型机地址码为 18 位，若使用 4K×4 位的 RAM 芯片组成模块板结构的存储器，试问：
（1）该机所允许的最大主存空间是多少？
（2）若每个模块板为 32K×8 位，共需几个模块板？
（3）每个模块板内共有几片 RAM 芯片？
（4）共有多少片 RAM？
（5）CPU 如何选择各模块板？
（1）该机所允许的最大主存空间是：2 18 × 8 位 = 256K×8 位 = 256KB
（2）模块板总数 = 256K×8 / 32K×8 = 8 块
（3）板内片数 = 32K×8 位 / 4K×4 位 = 8×2 = 16 片
（4）总片数 = 16 片×8 = 128 片
（5）CPU 通过最高 3 位地址译码输出选择模板，次高 3 位地址译码输出选择芯片。地址格式分配如
下：
缺图
33. 设 CPU 共有 16 根地址线，8 根数据线，并用 MREQ（低电平有效）作访存控制信号，R/W 作读写
命令信号（高电平为读，低电平为写）。
现有下列存储芯片：ROM（2K×8 位，4K×4 位，8K×8 位），RAM（1K×4 位，2K×8 位，4K×8
位），及 74138 译码器和其他门电路（门电路自定）。试从上述规格中选用合适芯片，画出 CPU 和存储芯
片的连接图。要求：
（1）最小 4K 地址为系统程序区，4096~16383 地址范围为用户程序区。
（2）指出选用的存储芯片类型及数量。
（3）详细画出片选逻辑
缺图
34.设 CPU 共有 16 根地址线，8 根数据线，并用 MREQ（低电平有效）作访存控制信号，R/W 作读写命
令信号（高电平为读，低电平为写）。现有 8 片 8K×8 位的 RAM 芯片与 CPU 相连，试回答：
- 用 74138 译码器画出 CPU 与存储芯片的连接图；
（2）写出每片 RAM 的地址范围；
（3）如果运行时发现不论往哪片 RAM 写入数据后，以 A000H 为起始地址的存储芯片都有与其相同的
数据，分析故障原因。
- 根据
qu'r
19.在中断系统中 INTR、INT、EINT 三个触发器各有什么作用？
INTR 是中断请求触发器，每个中断源都对应一个 INTR，当其为 1 状态时，表示该中断源有请求。INT
是中断标记触发器，当其为 1 时，表示 CPU 进入中断周期。EINT 是允许中断触发器，当其为 1 时，表示
CPU 允许响应中断源的请求。
20.中断处理过程中保护现场需完成哪些操作？如何实现？
1、将程序断点保存起来，可用中断隐指令完成。
2、将各通用寄存器及状态寄存器的内容保存起来，可在中断服务程序中用机器指令编程完成。
21.什么是多重中断？实现多重中断有无条件约束？
多重中断是指 CPU 在处理中断的过程中，又出现了新的中断请求，此时若 CPU 暂停现行的中断处理，
转去处理新的中断请求。
条件：1、必须重新设置“开中断”指令。因为 CPU 响应中断后，硬件自动将允许中断触发器清 0，
关闭了中断系统，CPU 不再能响应中断。只有在中断服务程序中重新设置一条“开中断”指令，使允许中
断触发器为 1，开放中断系统，才能再次响应中断请求。
2、只有优先级别更高的中断请求才能中断现行的中断处理程序
22.已知 x=0.110111，y=－0.101110。采用补码一位乘法（Booth 算法），计算 X×Y
缺图
23.设相对寻址的转移指令占两个字节，第一字节是操作码，第二字节是相对位移量，用补码表示。每
当 CPU 从存储器取出一个字节时，即自动完成（PC）+1→PC。
- 设当前 PC 值为 3000H，试问转以后的目标地址范围是什么？
（2）若当前 PC 值为 2000H，要求转移到 201BH，则转移指令第二字节的内容是什么？
（3）若当前 PC 值为 2000H，指令 JMP *-9 的第二字节的内容是什么？
解：（1）转移范围为-128~127，即 80H~7FH。PC 当前为 3000H，但 CPU 取出指令后，PC 已经修改成
3002H，因此最终的转移目标地址范围为 3081H~2F82H 即 3002H+7FH=3081H，3002H-80H=2F82H。
（2）同理：201BH-2002H=19H
（3）JMP *-9 要求转移后的目标地址为 2000H-09H=1FF7H，但因 CPU 取出指令后 PC 值已经修改为了
2002H，故第二字节的内容应为-11，写成补码为 F5H。
24.一条双字长直接寻址的子程序调用 CALL 指令，其第一个字为操作码和寻址特征，第二个字为地址码
5000H。假设 PC 当前值为 1000H，SP 的内容为 0100H，栈顶内容为 1234H，存储器按字编址，而且进栈操
作是先执行（SP）-△→SP，后存入数据。试回答下列几种情况下，PC、SP 及栈顶内容各为多少？
（1）CALL 指令被读取前。
（2）CALL 指令被执行后。
（3）子程序返回后。
解：
（1）2000H、0100H、1234H
（2）5000H、00FFH、1002H
（3）1002H、0100H、1234H
多选题
51.指令、数据和程序说法正确的是：
A. 计算机通过不同的时间段来区分指令和数据，即在取指令阶段访存取出的为指令。
B. 地址码指出执行什么操作，操作码指出操作数在什么地方。
C. 计算机还可以通过地址来源区分，由PC提供存储单元地址的取出的是指令，由指令地址码部分提供存储单元地址的取出的是操作数。
D. 指令是机器完成某种操作的命令，包括操作码和地址码两部分。
E. 程序是有序指令的集合，用来解决某一特定问题。
47.解释下列英文缩写的中文含义：
A. IR：数据寄存器，其功能是存放当前需要执行的数据。
B. ALU：算术逻辑运算单元，为运算器的核心部件，其功能是进行算术、逻辑运算。
C. ACC：累加器，是运算器中既能存放运算前的操作数，又能存放运算结果的寄存器。
D. CU：控制单元（部件），为控制器的核心部件，其功能是产生微操作命令序列。
E. CPU：中央处理机（器），是计算机硬件的核心部件，主要由运算器和控制器组成。
F. PC：程序计数器，其功能是存放当前欲执行指令的地址，并可自动计数形成下一条指令地址。
48.下列关于总线判优控制说法正确的是？
A. 独立请求方式速度最快，但硬件器件用量大，连线多，成本较高。
B. 常见的集中式总线控制有三种：链式查询、计数器定时查询、独立请求。
C. 总线判优控制解决多个部件同时申请总线时的使用权分配问题。
D. 链式查询方式连线复杂，不易于扩充，对电路故障最敏感。
E. 计数器定时查询方式优先级设置较灵活。
49.解释下列英文缩写的中文含义：
A. I/O：输入/输出设备，为输入设备和输出设备的总称，用于计算机内部和外界信息的转换与传送。
B. X：此字母没有专指的缩写含义，可以用作任一部件名，在此表示操作数寄存器，即运算器中工作寄存器之一，用来存放操作数。
C. MDR：存储器地址寄存器，在主存中用来存放欲访问的存储单元的地址。
D. MIPS：每秒执行百万条指令数，为计算机运算速度指标的一种计量单位。
E. MAR：存储器数据缓冲寄存器，在主存中用来存放从某单元读出、或要写入某存储单元的数据。
F. MQ：乘商寄存器，乘法运算时存放乘数、除法时存放商的寄存器。
66. (多选题, 2分)下列描述正确的是？
A. 计算机中设置Cache的作用是解决主存和辅存速度不匹配问题
B. 不能将Cache的容量无限扩大
C. 提高访存速度可采用高速器件
D. 提高访存速度可采用Cache
E. 提高访存速度可调整主存结构
68. (多选题, 2分)什么叫刷新？为什么要刷新？说明刷新有几种方法。
A. 刷新是对ROM定期进行的全部重写过程
B. 刷新的原因是因电容泄漏而引起的DRAM所存信息的衰减需要及时补充，因此安排了定期刷新操作
C. 常用的刷新方法有三种：集中式、分散式、异步式
D. 集中式：在最大刷新间隔时间内，集中安排一段时间进行刷新，存在CPU访存死时间
E. 分散式：在每个读/写周期之后插入一个刷新周期，无CPU访存死时间。
F. 异步式：是集中式和分散式的折衷
69. (多选题, 2分)在什么条件和什么时间，CPU可以响应I/O的中断请求？
A. 当中断允许状态为1（EINT=1）
B. 当中断允许状态为0（EINT=0）
C. 至少有一个中断请求被查到
D. 在一条指令执行完成后
70. (多选题, 2分)在什么条件下，I/O设备可以向CPU提出中断请求？
A. I/O接口中的设备完成触发器为1（D=1）
B. I/O接口中的设备完成触发器为0（D=0）
C. 中断屏蔽码为0 （MASK=0）
D. 中断请求触发器状态为1（INTR=1）
E. 中断请求触发器状态为0（INTR=0）
71. (多选题, 2分)在中断系统中INTR、INT、EINT三个触发器各有什么作用？
A. INTR是中断请求触发器
B. 每个中断源都对应一个INTR，当其为1状态时，表示该中断源有请求
C. INT是中断标记触发器，当其为0时，表示CPU进入中断周期。
D. EINT是允许中断触发器
E. 当其（EINT）为1时，表示CPU允许响应中断源的请求
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