systemVerilog学习笔记
宇哥啊
这个作者很懒,什么都没留下…
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systemverilog中automatic与static
再谈systemverilog中automatic与static转载 2021-06-09 16:14:27 · 844 阅读 · 0 评论 -
systemverilog数组的定义和初始化
数组定义//*************1维数组*****************//int a[2];//2个数据的1维数组等于:int [1:0] a;int a[1:0];//**************2维数组****************//int b[2][3];//2*3的2维数组等于:int b[1:0][2:0];int [2:0][1:0] b;数组初始化//*************1维数组*****************//int a[2];//2个数据原创 2021-06-04 16:47:37 · 3090 阅读 · 0 评论 -
foreach用法
int md[2][3];foreach(md[i,j])beginend功能和int md[2][3];for(int i=0;i<=2;i++)for(int j=0;j<=3;j++)beginend例子:`timescale 1ns/1ps;module tt;bit clk;int md[2][3];initial begin foreach(md[i,j]) begin md[i][j]=i+j; $display("%0d,%0d,%0d原创 2021-06-04 16:29:30 · 2914 阅读 · 0 评论