yang_wei_jy的博客

原创 python多元一次方程计算sympy.solve函数

原创 vrilog for循环的使用（配仿真图）

参数的循环一个时钟都不要，组合电路，不耗时间

原创 xilinx sdk、vitis查看地址

1、sdk2、vitis

原创 vs code搭建python环境（亲试有效）

默认vs code已经下载安装（免费软件无需破解）1、下载安装python2、vs code选择python路径manage -> command palette.. -> python :select.. ->python路径3、下载安装代码所需的库例：PS D:\tools\python\Scripts> pip install --upgrade --default-timeout=10000 matplotlib注意: 地址 Scripts由于网速

原创 二维图像小波运算过程

例：一个4*4的二维Haar小波变换x11x12x13x14(x11+x12)/2(x13+x14)/2(x11-x12)/2(x13-x14)/2 ((x11+x12)/2+(x21+x22)/2)/2((x31+x32)/2+(x41+x42)/2)/2((x11+x12)/2-(x21+x22)/2)/2((x31+x32)/2-(x41...

原创 四舍五入整处理

加0.5

原创 matlab如何保存多个不同维度矩阵到同一个矩阵中

例：保存：for i=1:n A=需要保存的矩阵; data{i}=A;end读取：read_data=data{i};

原创 vrilog二进制减法运算（例：2-5）

FPGA减法运算，商位宽设置比除数和被除数多一位，若商最高位为1，则为负数，如果结果为负数，取值为反码加1例：wire [2:0]A;wire [2:0]B;reg [3:0]C1;reg [2:0]C;assign A=010;assign B=101;always@(posedge clk)begin C<=A-B;endassign C=C1?(~C1[2:0...

原创 基于FPGA的图像卷积设计与实现毕业论文

青 岛 科 技 大 学本 科 毕 业 设 计 （论 文）题 目__________________________________指导教师__________________________辅导教师__________________________学生姓名__________________________学生学号______________________________________________...

原创 matlab图像卷积的实现

clc,clear;aa = imread('aaa.jpg'); % ones(10,20) ;% [1,2,3,4,5,6];%imshow(aa(:,:,3)) % ':'任意数，（1,2,1,）数标file_path32_10 = 'E:\MATLAB\file\lei\data_input\dat_in32_10.txt';file_path32 = 'E:\MAT...

原创 基于FPGA的图像卷积运算（支持多通道，多分辨率）

`timescale 1 ps / 1 psmodule tst_tb;reg clk ;reg rst_n ;initialbegin clk = 0 ; rst_n = 0; #100 rst_n =1 ;end always #5 clk <= ~clk ;///----------------------------...

原创 FPGA状态机实现序列检测

module reg1( input rst, input clk, input in, output reg out0 );parameter S0=5'b00000;parameter S1=5'b00001;parameter S2=5'b00010;parameter S3=5'b00100;parameter S4=5'b01...

原创 16位移位寄存器设计与FPGA实现(逻辑左移、逻辑右移、算术右移、循环左移、循环右移)

module shift_reg( input clk, input rst_n, input Logic_L,//逻辑位移使能信号 input Arith_L,//算术位移使能信号 input Circu_L,//循环位移使能信号 output [15:0]data_0//输出数据);reg [15:0]data;//原数据always...

原创 基于FPGA的图像卷积运算，程序代码

`timescale 1 ps / 1 psmodule tst_tb;reg clk ;reg rst_n ;initialbegin clk = 0 ; rst_n = 0; #100 rst_n =1 ;end always #5 clk <= ~clk ;///----------------------------...

原创 IIC协议（含详细注释）

`timescale 1ns/1psmodule IIC( input clk, input rst_n, input key_w, //启动写使能 //input [:0]add_w, //输入的读写地址,如果测试一个数据，则直接给add_w赋值 //input [7:0]data_in, //输入的8位...

原创 FPGA uart发送数据FPGA接收传送到VGA显示到屏幕（血的教训---端口接收数据时用三个寄存器消抖）

//-----------------------------------------顶层module all_top( input refclk, input rst_n, input in_top, output vs, output hs, output [4:0]r, output [5:0]g, output [4:0...

原创 FPGA实现从串口助手发送数据包，经开发板后图片显示在屏幕（含翻转90度）

//----------------------------------------------顶层module VGA_all_top( input refclk, input rst_n, input in_top, output vs, output hs, output [4:0]r, output [5:0]g, ou...

原创 FPGA（vrilog）uart串口协议，能连续发送接收，进制转换

//---------------------------------顶层module uart_all( input refclk, input rst_n, input in_top,//接收 output out_tx);wire [7:0]out_top;uart_top//rx接收模块uart_top_inst( .refclk(...

原创 VGA控制器（FPGA）

module VGA_top//--------------------------------顶层( input refclk, input rst_n, output vs, output hs, output [4:0]r, output [5:0]g, output [4:0]b);pll pll_inst( ...

原创 FPGA（vrilog） uart串口协议

//---------------------------------顶层module uart_all( input refclk, input rst_n, input in_top,//接收 output out_tx);wire [7:0]out_top;uart_top//rx接收模块uart_top_inst( .refclk(...

原创 用ROM做秒表计时器，和倒计时

module clock_1//顶层( input clk_ext, input rst_n, input key_starte, input key_stop, input key_sel, output [7:0]seg_o, output [3:0]sel_o);wire clk;wire rst;pllpll_inst...

原创 FPGA：查找一串数字10010（状态机学习）

module reg1( input rst, input clk, input in, output reg out0 );parameter S0=5'b00000;parameter S1=5'b00001;parameter S2=5'b00010;parameter S3=5'b00100;parameter S4=5'b01...

原创 FPGA数码管动态显示秒表

顶层//module clock_1( input clk, input rst, input key_starte, input key_stop, output [7:0]seg_o, output [5:0]sel_o);pro_t pro_t_inst( .clk(clk), .rst(rst), ...

原创 FPGA数码管显示秒表（静态）

module clock_o//顶层( input clk, input rst, input key_starte, input key_stop, output [6:0]seg1, output [6:0]seg2, output [6:0]seg3, output [6:0]seg4, output [6:0]s...

原创 FPGA数码管显示秒表（静态）

module clock_o//顶层( input clk, input rst, input key_starte, input key_stop, output [6:0]seg1, output [6:0]seg2, output [6:0]seg3, output [6:0]seg4, output [6:0]s...

原创 FPGA译码器

module clk2( input rst, input clk, input [7:0]in, input [2:0]sel, output reg out1, output [7:0]out2);reg jcq;always@(posedge clk)begin if(~rst) jcq<=0;...

原创 FPGA分频器（20ns分为1ms）

module clk1 #(parameter N=100000,parameter M=N/2)(input clk,input rst,output ad_o,output ad_o1);reg [17:0] cont;always@(posedge clk)begin if(~rst) cont<=0; else if(...

原创 计数器0到10（初学FPGA)

module counter(input clk,input rst,output [3:0]cont);//输入输出reg [3:0]cont_1;always@(posedge clk)beginif(~rst)cont_1<=0;else if(cont_1==4'b10)cont_1<=0;elsecont_1&lt...