yanxiaopan的博客

转载 理解决策树及剪枝算法

参考了两篇文章：基本概念和经典算法 ID3  C4.5   CART的理解参考：https://www.cnblogs.com/yonghao/p/5135386.html剪枝算法常用的有悲观错误剪枝法和代价复杂度剪枝法参考：https://www.cnblogs.com/starfire86/p/5749334.html...

转载 verilog 跨时钟域信号处理

1.对于控制信号通常使用同步器，同步器又分为两种，一种是源时钟频率低于目的时钟，第二种是源时钟频率高于目的时钟。2.对于数据信号通常采用异步FIFO参考：https://blog.csdn.net/DdiIcey/article/details/73928380...

转载 verilog 时序分析1

原创 verilog 流水线技术

流水线技术概览：o流水线设计是经常用于提高所设计系统运行速度的一种有效的方法。为了保障数据的快速传输，必须使系统运行在尽可能高的频率上，但如果某些复杂逻辑功能的完成需要较长的延时，就会使系统难以运行在高的频率上，在这种情况下，可使用流水线技术，即在长延时的逻辑功能块中插入触发器，使复杂的逻辑操作分步完成，减小每个部分的延时，从而使系统的运行频率得以提高。流水线设计的代价是增加了寄存器逻辑，增加...

原创 verilog 对高扇出的理解及改进

理解：当指某一信号高扇出时，是指该信号被后面多个模块使用。具体扇出多少算是高扇出，这跟时钟频率有关系，时钟频率越高，所允许的扇出数越低。影响：高扇出的直接影响就是net delay 比较大，影响时序收敛。改进：高扇出常用的三种改进方法：1.复制寄存器2.max_fanout 属性3.复位信号可使用BUFG优化参考：https://www.cnblogs.com/aikimi...

原创 verilog 阻塞赋值与非阻塞赋值

良好的代码风格推荐：1.组合逻辑尽量采用阻塞逻辑2.时序逻辑尽量采用非阻塞赋值3.同一个always模块中尽量不要混用组合逻辑和时序逻辑。4.阻塞逻辑是 =  ，语句按顺序执行，后一语句等待前一语句执行完之后才执行，所以称之为阻塞5.非阻塞逻辑是 <=  ,语句同时执行，所以通常称之为非阻塞下面给出两个例子说明：1.对于组合逻辑用阻塞赋值得到如下程序：m...