verilog
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yanxiaopan
这个作者很懒,什么都没留下…
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xilinx ODDR2的使用
http://xilinx.eetrend.com/blog/1949转载 2016-01-19 11:19:13 · 9106 阅读 · 0 评论 -
ROM(PROM EPROM) RAM(SRAM DRAM SDRAM DDR) 的区别
存储器分为RAM(随机存储器,一般我们所说的内存)和ROM(只读存储器,一般我们所说的硬盘)。 RAM分为静态存储器SRAM和动态存储器DRAM. SRAM 是static ram ,不需要刷新,存储容量小,速度快,一般用于cache的制作等。 DRAM 是dynamic ram,需要刷新,存储容量大,速度较SRAM慢。 SDRAM 是synchronous DRAM,即数据的读写需要时钟来原创 2016-01-25 10:08:00 · 1359 阅读 · 0 评论 -
乘法器——verilog
串行乘法器 两个N位二进制数x、y的乘积利用移位操作来实现。module multi_CX(clk, x, y, result); input clk; input [7:0] x, y; output [15:0] result; reg [15:0] result; parameter s0 = 0, s1 = 1, s2 = 2; reg [2:转载 2016-09-22 10:36:47 · 8531 阅读 · 0 评论 -
卷积运算中5X5卷积模版的实现-verilog
例化4个fifo核,使5X5卷积模版中25个数据同时输出,进而在一个始终内完成卷积运算。 代码如下:module kernel5x5(clk,rst,a,a11,a12,a13,a14,a15,a21,a22,a23,a24,a25,a31,a32,a33,a34,a35,a41,a42,a43,a44,a45,a51,a52,a53,a54,a55,rd1,wr1,rd2,wr2,rd3,wr原创 2017-08-07 17:06:12 · 8665 阅读 · 4 评论 -
verilog 跨时钟域信号处理
1.对于控制信号通常使用同步器,同步器又分为两种,一种是源时钟频率低于目的时钟,第二种是源时钟频率高于目的时钟。2.对于数据信号通常采用异步FIFO参考:https://blog.csdn.net/DdiIcey/article/details/73928380...转载 2018-09-10 11:04:46 · 2454 阅读 · 0 评论 -
verilog 阻塞赋值与非阻塞赋值
良好的代码风格推荐:1.组合逻辑尽量采用阻塞逻辑2.时序逻辑尽量采用非阻塞赋值3.同一个always模块中尽量不要混用组合逻辑和时序逻辑。4.阻塞逻辑是 = ,语句按顺序执行,后一语句等待前一语句执行完之后才执行,所以称之为阻塞5.非阻塞逻辑是 <= ,语句同时执行,所以通常称之为非阻塞下面给出两个例子说明:1.对于组合逻辑用阻塞赋值得到如下程序:m...原创 2018-09-07 13:40:47 · 494 阅读 · 0 评论 -
verilog 对高扇出的理解及改进
理解:当指某一信号高扇出时,是指该信号被后面多个模块使用。具体扇出多少算是高扇出,这跟时钟频率有关系,时钟频率越高,所允许的扇出数越低。影响:高扇出的直接影响就是net delay 比较大,影响时序收敛。改进:高扇出常用的三种改进方法:1.复制寄存器2.max_fanout 属性3.复位信号可使用BUFG优化参考:https://www.cnblogs.com/aikimi...原创 2018-09-07 13:56:21 · 5110 阅读 · 0 评论 -
verilog 流水线技术
流水线技术概览:o流水线设计是经常用于提高所设计系统运行速度的一种有效的方法。为了保障数据的快速传输,必须使系统运行在尽可能高的频率上,但如果某些复杂逻辑功能的完成需要较长的延时,就会使系统难以运行在高的频率上,在这种情况下,可使用流水线技术,即在长延时的逻辑功能块中插入触发器,使复杂的逻辑操作分步完成,减小每个部分的延时,从而使系统的运行频率得以提高。流水线设计的代价是增加了寄存器逻辑,增加...原创 2018-09-07 14:35:59 · 3926 阅读 · 0 评论 -
verilog 时序分析1
转载 2018-09-07 17:17:52 · 2049 阅读 · 0 评论