SDM对分频器输出信号相位噪声的影响

最新推荐文章于 2025-01-23 00:18:07 发布

远上寒杉

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分类专栏： FrequencySyn 文章标签： SDM 相位噪声 PLL

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本文链接：https://blog.csdn.net/yshhsh/article/details/47914413

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本文探讨了SDM（数字步进调制器）在PLL（锁相环）中作为噪声源对NDIV输出时钟相位噪声的影响。分析了SDM输出信号的噪声特性，量化噪声在[-fclk, +fclk]范围内的分布，并通过差分传函解释了NDIV输出相位误差的成因。结果显示，SDM的噪声在NDIV输出端存在累加效应，导致相位噪声增加。理论计算与仿真结果进行了对比。" 121386627,7889824,使用Java进行HTTP POST提交form数据,"['Java', 'HTTP请求', 'Web开发', '测试']

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

SDM是PLL里很重要的一个噪声源，下面分析一下SDM对NDIV输出时钟相噪的影响。

首先，SDM输出信号的噪声是量化噪声的 $sdm\_order$ 次差分（具体推导暂且不提），而量化噪声是在 $[-fclk , +fclk]$ 范围内均匀分布，噪声功率为 $\Delta^2/12$ ，差分的传函是 $1-z^{-1}$ ，则有

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