【DSP】DSP读取FIFO调试!

  因为我还要负责其它项目,所以项目文档之类的还要编写,还有一个要出去做实验的预案也要写,忙死了^_^ ,这不,又耽误了我的DSP调试。今天可算是抽出时间弄弄了。

  这次主要是针对DSP读取FPGA内综合的FIFO进行测试,TI有篇文档,介绍了TI的DSP同FIFO接口方面的内容,值得看看。以前我用的都是TI的FIFO芯片,这次由于选用的FPGA容量较大,因此用FPGA综合一个FIFO使用,用起来也挺简单的。要注意的是DSP的CECTL参数要设置正确,我综合的FIFO是16bit的。因此CECTL中对应的MYTYPE应该正确对应。

   FIFO有RCLK,WCLK,WEN,REN,Q[15..0],D[15..0],RST,EMPTY,FULL信号。用计数器产生数据写入FIFO,WCLK和计数器的时钟相同,WEN高有效。

RCLK = !/ARE

REN   = !/CE3 +! EMPTY

  这样就可以了。

  

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