MIPI Specification for D-PHY v3.5(一) 概览

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已于 2024-12-30 20:26:01 修改

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分类专栏：图像视频文章标签： MIPI DPHY CSI

于 2024-11-28 15:29:54 首次发布

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本文主要直译了MIPI D-PHY的规范，基于v3.5的版本。在正文中，译者会添加部分解释，并补充新版本中的差异部分，这部分内容会以引用的形式出现。为了方便对比阅读，章节的顺序和编号，与原文保持一致。各版本差异

1 介绍

该规范为移动设备内部组件之间的通信互连提供了灵活、低成本、高速的串行接口解决方案。传统上，这些接口是低比特率的CMOS并行总线，为了较少EMI的影响，边缘比较平缓。D-PHY解决方案，可以显著扩展更高级的应用程序接口的带宽。D-PHY解决方案可以实现非常低的功耗。

2 术语介绍

为了在不同的场景实现不同级别的功耗，有D-PHY可以有多种运行模式。常用的是HS高速模式 HIGH SPEED和 LP低功耗 Low-Power。
HS是高速模式，需要正式传输数据的时候就进入HS。LP是低功耗模式，比如在图像的消隐期，没有数据传输，就可以进入LP模式节省功耗。
此外，还有ALP和ULPS
ALP，Alternate Low-Power，是D-PHY V2.5版本引入的可替换低功耗方案。
以及ULPS ，Ultra -Low Power State，LP 状态下，通过escape模式进入比LP更低的功耗状态。

Primary ：主设备，时钟发出的一方，主要传输数据的一方。
Secondary：副设备，接收时钟的一方，可以反向传输少量的数据，一般用于控制信号。
Line：一条物理连接线，一般两条线以差分的形式组成一个传输单元Lane。
Lane：两条Line组成的一个传输单元，传输数据或则时钟。
LP：Low-Power
HS：High-Speed
ALP： Alternate Low-Power: identifier for operation mode
ULPS Ultra-Low Power State
FCM： Forwarded Clock Mode 转发时钟模式，需要专门一条时钟Lane
ECM： Embedded Clock Mode 嵌入时钟模式

4 概览

D-PHY描述了高速、低功耗、低成本的PHY，特别适用于移动应用。这个D-PHY规范主要是为相机和显示应用程序到主机处理器的连接而编写的。然而，它可以应用于许多其他的应用。按照预期，同样类型的PHY也将用于更通用的通信网络中的双单工配置互连。
D-PHY至少需要支持如下两种时钟模式中的一种实现：源同步转发时钟模式，或嵌入式时钟模式。

译注：MIPI D-PHY最初是采用源同步的，但是在3.5版本中, 才新加入了嵌入式时钟模式ECM的支持。

由于链路两端的主从关系，链路的操作和可用数据速率是不对称的。这种不对称的设计能大大降低链接的复杂性。有一些功能是是可选的，如双向，半双工操作。对于具有不对称数据流量需求的应用，以及单独的逆向互连通道成本过高的时候，利用这个特性会节省成本。虽然这些特性是可选的，但对于没有逆向的需求, 或希望使用各自不同的物理通道来返回通信的应用，可以避免这些开销。

4.1 源同步转发时钟模式概述

D-PHY提供主设备Primary和从设备Secondary之间的同步连接。一个实际的PHY配置，由一个时钟信号和一个或多个数据信号组成。时钟信号是单向的，从Primary发出，到Secondary结束。根据选择的选项，数据信号可以是单向或双向的。对于半双工工作，反向数据速率为正向数据速率的四分之一。令牌传递用于控制链路的通信方向。
链路包括用于快速数据流量的高速信令模式，和用于控制目的的低功耗信令模式。低功耗逃逸模式Low-Power Escape Mode 可用于低速异步数据通信，这个是选配的。高速数据通信以具有任意数量的有效载荷数据字节的批量发送形式出现。可选的备用低功耗Alternate Low-Power信令模式允许使用用于高速数据通信的相同机制来完成所有控制模式和逃逸模式信令。PHY实现应该支持低功耗 Low-Power信令模式，并且可能支持备用低功耗 Alternate Low-Power模式。Alternate Low-Power模式适用于具有长通道的物联网应用，可以替代Low-Power模式。PHY可以另外支持备选低功耗模式ALP和低功耗模式LP之间的动态切换，相关描述见附件A。
PHY使用两条线传输时钟Lane，加上最少两根线的数据Lane，最小的D-PHY单元就是四根线。数据Lane最多可以4个，一共是10根线。

在高速模式的最大传输速率取决于传输器、接收器的性能，以及连接实现，所以本文档没有指定最大传输速率，这个应该在具体的产品中体现。不过本文的主要是提出了一种解决方案，相关速率范围参考如下：

HS模式：

没有deskew时，速率在80-1500Mbps，
使用deskew calibration，速率可以提升到2500Mpbs
使用EQ均衡，速率可以提升到9000Mbps
当速率超过1500Mbps时，需要支持deskew。
当速率超过2500Mbps时，需要支持EQ均衡，并建议使用时钟扩频Spread Spectrum Clocking。
deskew、EQ、时钟扩频能在任何速率下开启，并不限于高速场景。

译注：HS最高速率，最初是1500M，v1.2时提升到2500M，在v2.5提升到4500M，v3.0时提升到9000M。

ALP模式：

最小前向速率4Mpbs，最小反向速率为1 Mbps。最大速率应该和HS一致。

LP模式：

最大速率为10Mbps

4.2 嵌入式时钟模式概述

嵌入式时钟时V3.5新加的特性，数据只在单个lane上传输。接收端使用CDR来恢复时钟，再恢复数据。嵌入式时钟兼容D-PHY之前的连接和电气特性。
相比源同步时钟模式，由于嵌入式时钟不再使用时钟lane，没有以下的特性：
在这里插入图片描述

5 架构

本节介绍PHY的内部结构，包括其在行为层面的功能。此外，还给出了几种可能的PHY结构。每个配置都可以被认为是一组基本模块的恰当组合。

5.1 Lane Modules

一个PHY配置包含一个时钟通道模块和一个或多个数据通道模块。每个PHY通道模块通过两条线与通道互联另一侧的对等模组进行通信。
在这里插入图片描述
每个Lane模块包含一个或多个高速差分功能HS，同时使用两根互连线，一个或多个单端低功耗功能LP，分别在每根互连线上运行，另外包含控制和接口逻辑。图1显示了所有功能的概览。**高速信号有较低的电压摆动，如200 mV，而低功率信号有较大的摆动，如1.2V。**高速功能用于高速数据传输，低功耗功能主要用于控制，但也有其他可选的功能。

高速功能包括差分发射器(HS-TX)和差分接收器(HS-RX)。一个通道模块可以包含HS-TX、HS-RX或两者都包含。在正常运行时，单个通道模块内的HS-TX和HS-RX不能同时使能。一个已启用的高速功能应按照第9.1.1节和第9.2.1节的规定，终止通道互连在其一侧的通道。如果Lane模块中的高速功能未启用，则该功能将进入高阻抗状态。

低功耗功能包括单端发射机(LP-TX)、接收机(LP-RX)和低功耗争用探测器(LP-CD)。低功率功能总是成对出现，因为它们是单端功能，分别在两条互连线上运行。

高速和低功率功能的存在是相关的。也就是说，如果Lane模块包含HS-TX，那么它也应该包含LP-TX。HS-RX和LP-RX也有同样的约束。

如果包含LP-RX的通道模块通电，则LP-RX应始终处于活动状态，并持续监测线路电平。LP-TX只能在驱动低功耗状态时启用。LP-CD功能仅用于双向操作。如果存在，则使能LP-CD功能，在LP-TX 驱动低功耗状态时检测争用情况。LP-CD在线路上驱动新状态之前检查争用(ULPS除外)。
除了存在一些较短的交叉周期，LP-TX、HS-TX和HS-RX在一个单通道模块中的活动是相互排斥的。关于线路侧时钟和数据信号的详细规格，以及HS-TX, HS-RX, LP-TX, LP-RX和LP-CD功能，请参见第9节和第10节。

为了正常运行，Lane Interconnect两侧的Lane module的功能集合必须匹配。这意味着对于Lane Interconnect一侧的每个HS和LP发送或接收功能，另一侧必须存在一个互补的HS或LP接收或发送功能。此外，任何同时集成了TX和RX功能的通道模块都需要一个争用检测器，以防止通信使用的冲突。

5.2 Primary and Secondary 主设备与从设备

每个链接都有一个主设备与从设备。主设向时钟通道提供高速DDR时钟信号，是主要的数据源。从设在时钟通道接收时钟信号，并且是主要的数据接收者。数据通信的主要方向，是从数据源到数据接收者，这被称为前向传输Forward Direction。相反方向的数据通信称为反向传输Reverse direction。只有双向数据通道才能进行反向传输。在任何情况下，时钟通道都保持在前向传输，但双向数据通道可以扭转，通过从机获取数据。

5.3 High Frequency Clock Generation高频时钟

在很多时候，锁相环时钟倍频器需要在主机端产生高频时钟。D-PHY规范使用了一个架构模型，其中在PHY外部有一个单独的时钟倍频单元，为PHY生成所需的高频时钟信号。这个时钟倍频器在实际实现的时候，是否要集成在PHY内部，由实现者自行决定。

5.4 Clock Lane, Data Lanes and the PHY-Protocol Interface时钟通道、数据通道和phy-协议接口

一个完整的链接包含一个PHY适配器层，它将所有通道、时钟倍增单元和PHY协议接口连接在一起。图2是一个具有两个数据通道和一个单独的时钟倍增器单元的链路的PHY配置示例。PHY适配器层虽然是PHY的一个组件，但不在本规范的范围内。
每个单独的通道的逻辑物理协议接口(PPI)都包括一系列信号，以实现该通道的功能。如图2所示，所有通道都可以共享时钟信号。时钟倍增器单元的参考时钟和控制信号不在本规范的范围内。
图2双数据通道PHY配置

5.5 Selectable Lane Options 通道选择的配置

PHY配置由一个时钟通道和一个或多个数据通道组成。所有数据通道在前进方向上支持高速传输和逃逸模式。

有两种主要的数据通道类型：
•双向(具有反转功能和一些反向通信功能)
•单向(没有反转或任何类型的反向通信功能)

双向数据通道应包括以下一个或两个反向通信选项：
• 高速反向数据通信
• 低功耗反向逃逸模式（包括或不包括 LPDT）

**所有通道应包括前向触发和支持ULPS的逃逸模式。**其他逃逸模式功能可选；所有的逃逸模式功能在6.6节中描述。应用应该定义好需要哪些额外的逃逸模式，对于双向通道，应为每个方向单独选择逃逸模式功能。这就有许多完整的PHY配置选项。可以选配的有:
•单数据通道或多数据通道
•双向和/或单向数据通道(每条通道)
•支持的反向通信类型(每个通道)
•Escape模式支持的功能(每个方向每个通道)
•数据传输可采用8位原始数据(默认)或8b9b编码符号(见附件C)

5.6 Lane module Types 通道模组类型

“Lane模块”所需的功能取决于“Lane”类型和“Lane Interconnect”模块位于“Lane”的哪一边。主要有三种通道类型:时钟通道、单向数据通道和双向数据通道。可以用这些Lane类型构造几种PHY配置。
图4显示了通用通道模组Universal Lane Module 结构图，展示了CIL功能内部功能的全局概览。此通用模块可用于所有通道类型。“控制和接口逻辑”Ctrl IF logic(CIL)功能的要求取决于通道类型和通道在哪一侧。第6节和附件A隐式规定了CIL功能的内容，实际的实现方式就留给厂商自己了。
在这里插入图片描述
当然，对于只支持特定功能的Lane通道来说，可能只是通用通道模组的一个简化版本。简化版本各各功能的首字母缩写如下表，X表示改选项的任何一个都支持。

例如，一个CIL-MFEN是单向通道主机侧M的一个简化CIL功能，代表它支持前向高速传输F，只在前向有逃逸模式E,反向不支持N。一个CIL-SRXX 是一个用于通道从侧S的CIL，支持双向高速通信R并且在前向和反向支持所有逃逸模式XX。
需要注意，CIL-XFXN表示一个单向链路，而CIL-XRXX 或者CIL-XXXY表示一个双向链路。注意对于时钟通道正向“逃逸”(ULPS)的进入方式，和数据通道的逃逸模式是不一样的。

单向数据通道模组，主机侧至少必须包含 HS-TX, LP-TX和CILMFXN，从机侧至少需要HS-RX, LP-RX和CIL-SFXN。

双向数据通道模块，包括某种形式的反向通信;要么反向高速通信，要么反向逃离模式，或两者都有。所需的功能取决于通道中具有什么方式的反向通信。

没有反向高速通信的双向数据通道模块，应包括反向逃逸模式。主侧通道模块包括HS-TX、LP-TX、LP-RX、LP-CD和CIL-MFXY。从端包含HS-RX, LP-RX, LP-TX, LP-CD和一个CIL-SFXY。
具有反向高速通信的双向数据通道模块，应包括反向逃逸模式。主侧通道模块包括HS-TX、HS-RX、LP-TX、LP-RX、LP-CD和CIL-MRXX。从端由HS-RX、HS-TX、LP-RX、LP-TX、LP-CD和 CIL-SRXX组成。
这种类型的通道模块看起来能同时适用于主从侧，但由于链路的不对称，一侧应配置为主机，另一侧需要配置为从机。

对于时钟通道，只会用到一组有限的line状态。然而，对于时钟传输和低功率模式，需要TX和RX功能，这与单向数据通道相同。因此，主机端时钟通道模块包含HS-TX、LP-TX和CIL-MCNN ，而从端模块包含HS-RX、LP-RX和CIL-SCNN。
注意，时钟通道所需的功能，与单向数据通道类似，但并不完全相同。高速DDR时钟采用数据信号正交相位传输，而不是同相位传输。此外，时钟通道逃逸模式入口与数据通道不同。
此外，因为时钟通道只支持ULPS，因此不需要进入逃逸模式的编码代号。
具有适当相位的内部时钟信号由PHY外部产生，并传送到各个Lanes。时钟产生单元的实现不在本规范的范围之内。
内部时钟信号的质量应足以满足第10节所规定的信号计时要求。