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FPGA中DDR的使用(1)------PAL--DDR2---PAL
一、系统结构概述本文主要完成了FPGA对于图像PAL的采集,存储到DDR2,图像PAL输出的过程。 主要由以下几个模块构成: 1 PAL仿真数据 2 DDR2控制器 3 视频处理模块(包括输入和输出两个部分) 4 显示模块系统结构框图:二、PAL仿真数据产生这里产生一个渐变的颜色0-255 由于PAL制式一行为720个像素 所以...原创 2018-03-17 17:59:58 · 11484 阅读 · 5 评论 -
FPGA------------ SRIO通信(2)接收
一、系统概述SRIO数据进入IP核,首先进行一定的数据解析。解析完毕之后产生fifo的wen 和 data信号写入fifo。二、数据解析过程。解析过程主要就是包括解析出packet的数据协议,解析出什么时候数据有效,解析出数据有效时候的数据。2.1 解析数据有效wire treq_advance_condition = val_treq_tready &&am...原创 2018-07-07 17:34:01 · 4210 阅读 · 5 评论 -
FPGA------------ SRIO通信(1)发送
一、系统结构分为四个模块。外部控制单元,SWR_fifo,AXI_fifo,SRIO IP核。之间的主要连线关系如图所示。二、外部控制单元。此单元用来产生需要发送的数据data以及写使能信号wen。主要产生的过程比较简单。这里发送720*576byte的数据,由于SRIO是64bit的数据 因此,将数据进行组合发送,共发送64bit的数据个数...原创 2018-07-05 18:05:13 · 7073 阅读 · 1 评论 -
ISE ChipScope使用
1. 先在综合中设置保持层次,以便在chipsope中保持原电路代码结构 右键Synthesize->Process Properties.. 2. 添加CDC文件,给ChipScope使用2.1 建立.cdc文件 添加完成后,项目分支中出现cdc文件 2.2 双击该图标,进入cdc设置窗口,点next继续点nex...原创 2018-07-04 16:32:05 · 1518 阅读 · 0 评论 -
FPGA----图像sobel运算
上一节中 我们通过LineBuffer得到来对齐的三行像素的输出 本节 我们利用这个输出结果 计算图像的sobel一、计算sobel//============================================== 计算sobel =========================================================////无符号数...原创 2018-03-22 10:11:35 · 2981 阅读 · 14 评论 -
FPGA----lineBuffer的设计
在FPGA处理图像过程中,经常遇到需要对于像素按照行对齐的输出,比如说 在求取图像sobel运算 需要一个像素点周围的8个像素,着九个像素怎么得到呢? 首先需要得到第一行 第二行 第三行的第一个像素,然后通过移位寄存器保存该三个像素, 再得到第一行 第二行 第三行的第二个像素,由此可见,每一行的像素都是对齐输出的。 怎么样确保每一行的像素都能够对齐输出呢?这就需要用到l...原创 2018-03-22 09:54:19 · 8305 阅读 · 4 评论 -
fpga实现浮点数乘法以及sin运算
一、FPGA表示浮点数的方法 FPGA表示浮点数的方法主要由两个 1 自己定义的 比如最高位位符号位,中间n位为整数部分,最后m位为小数部分举个例子 3.14 转换位2进制 11.00100011 我们可以表示为这样 0_00000011_00100011 最高位为符号位 中间八位为整数部分,后八位为小数部分 这种定义的方式只有程序员自己知道 在写程序的...原创 2018-03-06 11:50:30 · 17668 阅读 · 3 评论 -
FPGA中DDR的使用(3)------PAL---缩放---DDR2---VGA
经过第二节的描述 可以看到当主题框架搭好之后,插入模块的方式很适合FPGA程序的开发。本节我们将缩放模块提前至输入视频处理模块部分,即在DDR存储之前进行数据的缩放,DDR存放的是缩放之后的数据在输入PAL数据到16bit之后,scale直接从16bit读取数据,缩放完毕之后将数据传入到下一级的fifo//————————————– 插入部分 ——————————————// sca...原创 2018-03-17 22:17:41 · 769 阅读 · 0 评论 -
FPGA中DDR的使用(2)------PAL--DDR2---缩放---VGA
根据上一节描绘出的框架,本节我们来实现PAL信号(720*576) 经过 DDR存储 缩放为VGA信号(800*600) 很多人会问,缩放是不是可以放在DDR缓存前面 答案当然是可以的 本节介绍 PAL–DDR2—缩放—VGA 下节介绍 PAL–缩放—DDR2—VGA 由此可以看出以前的PAL–DDR–PAL框架的好处 每个大模块都是利用fifo相连接 这...原创 2018-03-17 21:24:54 · 993 阅读 · 0 评论