FPGA中DDR的使用(2)------PAL--DDR2---缩放---VGA

根据上一节描绘出的框架，本节我们来实现PAL信号(720576) 经过 DDR存储 缩放为VGA信号(800600)
很多人会问，缩放是不是可以放在DDR缓存前面 答案当然是可以的
　　本节介绍 PAL–DDR2—缩放—VGA
　　下节介绍 PAL–缩放—DDR2—VGA
　　由此可以看出以前的PAL–DDR–PAL框架的好处 每个大模块都是利用fifo相连接 这样在插入一个新的模块的时候，只需要改变fifo之间的连接关系即可，但是，在此要特别的说明，再添加某一个模块的时候，最好自身携带一前一后两个fifo 这样程序方便移植

下面介绍如何将缩放模块插入到写好的框架中
首先明确　缩放模块插到哪里
本节介绍的是从ddr读取数据之后插入缩放模块 因此 在视频输出处理部分插入

读取DDR2数据 => 64bit fifo缓存 => 16bit fifo缓存=> 缩放 => 显示

16bit fifo接口：

wclk： 27M PAL时钟
wen：前64bit fifo的读使能 给到16bit的写使能
data：前64bit fifo的输出
rclk： 27M PAL时钟
ren： 连接缩放模块 输入信号
q： 连接缩放模块

缩放程序的主要接口

	input 		sys_clk,            /*系统时钟  40m */
	input 		rst_n,              /*复位 */
	
	input 		fifo_aempty,        /*前端16fifo空 */
	output  	rd_req,             /*读取前端