FPGA中DDR的使用(3)------PAL---缩放---DDR2---VGA

经过第二节的描述 可以看到当主题框架搭好之后，插入模块的方式很适合FPGA程序的开发。本节我们将缩放模块提前至输入视频处理模块部分，即在DDR存储之前进行数据的缩放，DDR存放的是缩放之后的数据

在输入PAL数据到16bit之后，scale直接从16bit读取数据，缩放完毕之后将数据传入到下一级的fifo

//-------------------------------------- 插入部分 ------------------------------------------//
scale模块
input：yc_data_in 前一级fifo的数据
output： rd_req: 读取前一级fifo的读使能
　　　　wr_req： 写入后一级fifo的写事能
　　　　yc_data_out 缩放之后的数据

scale_out_buffer 16bit的fifo 缓存缩放之后的数据 后再接64bit fifo
wclk： 27M PAL时钟
wen：前scale的读使能 给到16bit的写使能
data：前scale的输出
rclk： 27M PAL时钟
ren： 前16位fifo非空 后64位fifo不满
q： 16bit数据 接入64bit fifo

//-------------------------------------- 插入结束 ------------------------------------------//

由此可见 只需改变几个简单的fifo控制线的连接即可。

后续显示什么的和上文一样

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