（4）uboot之DDR SDRAM理解 一

SDRAM认识

SDRAM发展

DDR SDRAM理解

一个Array组成图

由4个Array组成一个BANK->由8个BANK组成一个DEVICE->由5个DEVICE组成一个RANK->由2个RANKS组成一个DIMM
如图

Memory Controller 的一种控制图解

Read timing for the asynchronous DRAM 异步DRAM读时序

内存进化趋势图

四种异步DRAM 读时序图

从异步BEDO 读时序进化到同步读时序

SDR SDRAM和DDR SDRAM 时序图

DLL(delay lock loop)
1）从外部时钟的输出到数据的输出的延时是不能忍受的。

2）通过DDL延时锁相环进行延时一个周期，在DDR reset后需要一个延时，该延时就是内部时钟和外部时钟的同步调整时间。最终的数据滞后为外部时钟和数据输出的Additional delay through DQ drivers。