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FPGA
红楼愚梦
这个作者很懒,什么都没留下…
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vhdl语言基础篇-for
标号:for 循环变量 in 离散范围 generate。end generate 标号;原创 2023-02-16 17:08:12 · 2361 阅读 · 1 评论 -
vivado生成edf网表文件操作步骤
1 、设置目标文件为顶层文件2、设置界面 综合选择 选择full more选项 添加 -mode out_of_context3打开综合cd 修改文件目录E:/TN1AProject/A_programCode/A01_8x8/project_LDPCV1.51/edf/V1.6生成顶层文件write_verilog -mode synth_stub dec4x.v无ipwrite_edif dec4x.edf带ipwrite_edif -security_mode all ..原创 2021-06-16 14:35:18 · 1466 阅读 · 0 评论 -
Vivado学习笔记-时序篇-MAX_FANOUT
max_fanout使用方法第一章使用语法1.1 使用方式一在RTL中的用法VHDL语法 signal test_s : std_logic; attribute MAX_FANOUT : integer; attribute MAX_FANOUT of test_s : signal is 50;Verilog语法 (*MAX_FANOUT=50*)regtest;第二章 tcl命令2.1 report_high_fanout_ne...原创 2021-03-10 19:52:42 · 3262 阅读 · 0 评论