vhdl 类型转换

1 常用类型转换

                                                          

STD_LOGIC_1164包集合          

TO_STDLOGICVECTOR(A) 由BIT_VECTOR转换为STD_LOGIC_VECTOR

TO_BITVECTOR(A)           由STD_LOGIC_VECTO转换为BIT_VECTOR

TO_STDLOGIC(A)             由BIT转换成STD_LOGIC

TO_BIT(A)                       由STD_LOGIC转换成BIT

STD_LOGIC_ARITH包集合

CONV_STD_LOGIC_VECTOR(A, 由INTEGER,UNSDGNED,SIGNED转换

位长)                                       STD_LOGIC_VECTOR

CONV_INTEGER(A)                  由UNSIGNED,SIGNED转换成INTEGER

STD_LOGIC_UNSIGNED包含集 

CONV_INTEGER(A)                  由STD_LOGIC_VECTOR转换成INTEGER

2 移位操作

SRL 逻辑右移 ---- 实现数据右移,左端补0;
SLA 算术左移 ---- 实现数据左移,同时复制最右端的位,填充在右端空出的位置;
SRA 算术右移 ---- 实现数据右移,同时复制最左端的位,填充在左端空出的位置;
ROL 循环逻辑左移 ---- 实现数据左移,从左端移出的位填充到右端空出的位置上;
ROR 循环逻辑右移 ----实现 数据右移,从右端移出的位填充到左端空出的位置上。
移位的类型必须为std_logic_vector j<= std_logic_vector(i sll 1);
或者如果为std_logic_vector类型,就在一个语句里面进行两次类型装换。

P<=to_std_logic_vector( to_bit_vector(i) SLL 2 )
————————————————
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原文链接:https://blog.csdn.net/Harlen018/article/details/100836665

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VHDL(VHSIC Hardware Description Language)和Verilog是两种常用的硬件描述语言,用于在字电路设计中进行模块化和综合。 要将VHDL转换为Verilog,可以按照以下步骤进行: 1. 首先,需要了解VHDL和Verilog之间的语法和语义差异。VHDL和Verilog在结构和用法上有一些差异,需要了解这些差异,以便在转换过程中做适当的调整。 2. 接下来,需要将VHDL代码逐行转换为相应的Verilog代码。这可以通过使用Verilog的语法和结构来重新编写VHDL代码来实现。 3. 在VHDL中,模块被称为实体(entity),而在Verilog中,模块被称为模块(module)。因此,将VHDL代码中的实体定义转换为相应的模块定义是转换的关键一步。 4. 在转换过程中,还需要考虑VHDL和Verilog中不同的据类型和运算符。VHDL中有一些特定的据类型和运算符,而Verilog中有不同的方式来表示相同的概念。 5. 还需要考虑任何与VHDL相关的特定功能和语法,例如进程(process)、架构(architecture)、信号(signal)等,以便在转换的过程中做出相应的调整。 6. 最后,应该进行一次充分的测试,以确保转换后的Verilog代码在功能和行为上与原始VHDL代码一致。 总的来说,将VHDL转换为Verilog需要理解两种语言之间的差异,并逐行重新编写代码。这需要一定的熟悉度和经验,以确保转换后的代码能够正确地实现原始VHDL的功能。

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