vivado生成edf网表文件操作步骤

最新推荐文章于 2023-07-24 17:47:31 发布
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分类专栏： FPGA vivado.TCL 文章标签： fpga
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版权

1 、设置目标文件为顶层文件
2、设置界面 综合选择 选择full  more选项 添加命令 -mode out_of_context
3、打开综合 修改文件保存路径
cd E:/edf

3.1、生成顶层例化文件
write_verilog -mode synth_stub dec4x.v

3.2 生成网表文件

无ip
write_edif dec4x.edf


带ip
write_edif -security_mode all dec4x.edf

红楼愚梦
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1. 打开工程的综合文件 2. 生成网表文件 在tcl_console中，输入tcl指令 如果不含Xilinx IP文件则用如下指令： write_edif 路径/文件名.edf 如果含Xilinx IP 文件则用如下指令： write_edif -security_mode all路径/文件名.edf 注意：路径分隔符为/，不是\。 3. 生成空壳引脚描述文件 write_verilog -mode synth_stub 路径/文件名.v 注意：路径分隔符为/，不是\。 下图是生成的edif文件和空壳引
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