UVM糖果爱好者教程 - 29.后门访问时HDL路径

最新推荐文章于 2024-04-21 10:05:40 发布
最新推荐文章于 2024-04-21 10:05:40 发布
阅读量3.8k 收藏 24
点赞数 4
分类专栏： system verilog UVM UVM糖果爱好者教程 文章标签： 后门访问 systemverilog uvm
我们的  jelly-bean品尝业务非常成功，因此我们决定将我们的业务扩展为与另一名  jelly-bean类品牌合作。 然而，在合并过程中，我们发现合作伙伴的寄存器结构与我们的略有不同。 我们希望通过后门访问合作伙伴的寄存器，而无需修改我们已有的寄存器模型。 但是，我们如何指定HDL路径呢？

伙伴关系（DUT）

这就是新的DUT（jelly_bean_partnership）的外观。


                                                   合作模块(DUT)

合作伙伴模块包括我们的旧jelly_bean_taster以及新的jelly_bean_partner。 我们还添加了一个名为taster_id的新信号，用于选择品尝者或伙伴，以供jelly_bean_if使用。

module jelly_bean_partnership( jelly_bean_if.slave_mp jb_if );
   import jelly_bean_pkg::*;
 
   jelly_bean_if jb_if0( jb_if.clk );
   jelly_bean_if jb_if1( jb_if.clk );
 
   jelly_bean_taster  taster ( jb_if0 );
   jelly_bean_partner partner( jb_if1 );
 
   always @* begin
      jb_if0.flavor     = jb_if.flavor;
      jb_if1.flavor     = jb_if.flavor;
      jb_if0.color      = jb_if.color;
      jb_if1.color      = jb_if.color;
      jb_if0.sugar_free = jb_if.sugar_free;
      jb_if1.sugar_free = jb_if.sugar_free;
      jb_if0.sour       = jb_if.sour;
      jb_if1.sour       = jb_if.sour;
 
      if ( jb_if.taster_id == 0 ) begin
	 jb_if0.command = jb_if.command;
	 jb_if1.command = NO_OP;
	 jb_if.taste    = jb_if0.taste;
      end else begin
	 jb_if0.command = NO_OP;
	 jb_if1.command = jb_if.command;
	 jb_if.taste    = jb_if1.taste;
      end
   end // always @ *
 
endmodule: jelly_bean_partnership

伙伴

合作伙伴模块以与jelly_bean_taster类似的方式进行 jelly-bean品尝。它具有与jelly_bean_taster相同的寄存器，但其结构不同。尤其是：

  • 合作伙伴有一个5位整合的color_and_flavor寄存器（第5行）。
  • sour和free_free寄存器位于另一个称为extra的模块实例中（第37和38行）​​。
module jelly_bean_partner( jelly_bean_if.slave_mp jb_if );
   import jelly_bean_pkg::*;
 
   reg [1:0] taste;
   reg [4:0] color_and_flavor;
   reg [1:0] command;
 
   jelly_bean_extra extra();
 
   initial begin
      color_and_flavor = 0;
      extra.sugar_free = 0;
      extra.sour       = 0;
      command          = 0;
      taste            = 0;
   end
 
   always @ ( posedge jb_if.clk ) begin
      command < = jb_if.command;
      if ( jb_if.command == JB_WRITE ) begin
	 color_and_flavor <= { jb_if.color, jb_if.flavor };
	 extra.sugar_free <= jb_if.sugar_free;
	 extra.sour       <= jb_if.sour;
      end else if ( jb_if.command == JB_READ ) begin
	 jb_if.taste <= #2ns taste;
      end
   end
 
   always @ ( posedge jb_if.clk ) begin
      if ( jb_if.flavor == CHOCOLATE && jb_if.sour ) taste <= YUCKY;
      else if ( jb_if.flavor != NO_FLAVOR )          taste <= YUMMY;
   end
 
endmodule: jelly_bean_partner
 
module jelly_bean_extra;
   reg sugar_free;
   reg sour;
endmodule: jelly_bean_extra

寄存器模型

顶层寄存器块（jelly_bean_partnership_reg_block）实例化我们之前创建的两个jelly_bean_reg_blocks;一个（jb_reg_blocks [0]）用于品尝者，另一个（jb_reg_block [1]）用于伙伴。


                               顶层寄存器模型

然后，我们将jb_reg_blocks [0]的HDL路径设置为“taster”（第16行），它与jelly_bean_partnership模块中的jelly_bean_taster的实例名称相匹配（请参阅上面的jelly_bean_partnership的第7行）。同样，我们将jb_reg_blocks [1]的HDL路径设置为“partner”（第21行），它与jelly_bean_partnership模块中的jelly_bean_partner的实例名称相匹配（请参阅上面的jelly_bean_partnership的第8行）。

class jelly_bean_partnership_reg_block extends uvm_reg_block;
   `uvm_object_utils( jelly_bean_partnership_reg_block )
 
   rand jelly_bean_reg_block jb_reg_blocks[2];
   uvm_reg_map               reg_map;
 
   function new( string name = "jelly_bean_partnership_reg_block" );
      super.new( .name( name ), .has_coverage( UVM_NO_COVERAGE ) );
   endfunction: new
 
   virtual function void build();
      reg_map = create_map( .name( "reg_map" ), .base_addr( 8'h00 ), 
                            .n_bytes( 1 ), .endian( UVM_LITTLE_ENDIAN ) );
 
      jb_reg_blocks[0] = jelly_bean_reg_block::type_id::create( "jb_reg_blocks[0]" );
      jb_reg_blocks[0].configure( .parent( this ), .hdl_path( "taster" ) );
      jb_reg_blocks[0].build();
      reg_map.add_submap( .child_map( jb_reg_blocks[0].reg_map ), .offset( 0 ) );
 
      jb_reg_blocks[1] = jelly_bean_reg_block::type_id::create( "jb_reg_blocks[1]" );
      jb_reg_blocks[1].configure( .parent( this ), .hdl_path( "partner" ) );
      jb_reg_blocks[1].build();
      reg_map.add_submap( .child_map( jb_reg_blocks[1].reg_map ), .offset( 2 ) );
   endfunction: build
endclass: jelly_bean_partnership_reg_block

设置HDL路径

现在我们准备实例化顶层寄存器模型。首先，假设我们有以下顶层验证平台，我们将顶层寄存器块的HDL路径设置为“top.dut”（下面的jelly_bean_base_test的第18行）。

module top;
  import uvm_pkg::*;
 
  reg clk;
  jelly_bean_if          jb_if( clk );
  jelly_bean_partnership dut( jb_if ); // DUT
 
  // ... omit ...
 
endmodule: top

然后，我们将HDL路径片段设置为伙伴的recipe 寄存器（第22至24行）。请注意，我们在设置切片之前清除了第21行上的jb_recipe_reg的HDL路径。这是因为重用的jelly_bean_recipe_reg已经有HDL路径片段，它们与搭档的HDL路径不匹配（如果您有兴趣，请通过后门在Register Register中查看jelly_bean_recipe_reg的第66至69行）。

class jelly_bean_base_test extends uvm_test;
   `uvm_component_utils( jelly_bean_base_test )
 
   jelly_bean_env                   jb_env;
   jelly_bean_env_config            jb_env_cfg;
   jelly_bean_agent_config          jb_agent_cfg;
   jelly_bean_partnership_reg_block jb_partnership_reg_block;
 
   function new( string name, uvm_component parent );
      super.new( name, parent );
   endfunction: new
 
   function void build_phase( uvm_phase phase );
      jelly_bean_recipe_reg jb_recipe_reg;
 
      super.build_phase( phase );
      jb_partnership_reg_block = jelly_bean_partnership_reg_block::type_id::create( "jb_partnership_reg_block" );
      jb_partnership_reg_block.configure( .hdl_path( "top.dut" ) );
      jb_partnership_reg_block.build();
      jb_recipe_reg = jb_partnership_reg_block.jb_reg_blocks[1].jb_recipe_reg; // shorthand
      jb_recipe_reg.clear_hdl_path();
      jb_recipe_reg.add_hdl_path_slice( .name( "color_and_flavor" ), .offset( 0 ), .size( 5 ) );
      jb_recipe_reg.add_hdl_path_slice( .name( "extra.sugar_free" ), .offset( 5 ), .size( 1 ) );
      jb_recipe_reg.add_hdl_path_slice( .name( "extra.sour"       ), .offset( 6 ), .size( 1 ) );
      jb_partnership_reg_block.lock_model(); // finalize the address mapping
 
   // ... omit ...
 
endclass: jelly_bean_base_test

下表总结了我们为伙伴的配方寄存器定义的总体HDL路径。

Modeljb_partnership_reg_blockjb_reg_block[1]jb_recipe_reg
Pathtop.dutpartnercolor_and_flavor
Pathtop.dutpartnerextra.sugar_free
Pathtop.dutpartnerextra.sour

合作伙伴的品味寄存器使用我们已经在jelly_bean_taste_reg中定义的HDL路径（味道）。

Modeljb_partnership_reg_blockjb_reg_block[1]jb_taste_reg
Pathtop.dutpartnertaste

仅供参考，下表总结了我们为品尝者提供的总体HDL路径。

Modeljb_partnership_reg_blockjb_reg_block[0]jb_recipe_reg
Pathtop.duttasterflavor
Pathtop.duttastercolor
Pathtop.duttastersugar_free
Pathtop.duttastersour
Modeljb_partnership_reg_blockjb_reg_block[0]jb_taste_reg
Pathtop.duttastertaste

寄存器访问sequence

我们使用以下序列验证HDL路径。我们在序列中有三个后门写入（突出显示）。

class jelly_bean_reg_sequence extends uvm_reg_sequence;
   `uvm_object_utils( jelly_bean_reg_sequence )
 
   function new( string name = "" );
      super.new( name );
   endfunction: new
 
   virtual   task body();
      jelly_bean_partnership_reg_block jb_partnership_reg_block;
      jelly_bean_reg_block             partner_reg_block;
      flavor_e                         flavor;
      color_e                          color;
      bit                              sugar_free;
      bit                              sour;
      uvm_status_e                     status;
      uvm_reg_data_t                   value;
 
      $cast( jb_partnership_reg_block, model );
      partner_reg_block = jb_partnership_reg_block.jb_reg_blocks[1]; // shorthand
 
      sugar_free = 0;
      sour       = 1;
 
      // back-door writes
      flavor = BLUEBERRY;
      color  = BLUE;
      poke_reg( partner_reg_block.jb_recipe_reg, status, 
                { sour, sugar_free, color, flavor } ); // 'h5A
      #10ns ;
 
      flavor = BUBBLE_GUM;
      color  = GREEN;
      write_reg( partner_reg_block.jb_recipe_reg, status, 
                 { sour, sugar_free, color, flavor }, UVM_BACKDOOR ); // 'h53
      #10ns ;
 
      flavor = CHOCOLATE;
      color  = RED;
      partner_reg_block.jb_recipe_reg.write( status, 
        { sour, sugar_free, color, flavor }, UVM_BACKDOOR, .parent( this ) ); // 'h4C
      #10ns ;
   endtask: body
 
endclass: jelly_bean_reg_sequence

仿真

当你运行一个仿真时，你应该看到像这样的结果：

# KERNEL: UVM_INFO /home/build/vlib1/vlib/uvm-1.2/src/reg/uvm_reg.svh(2820) @ 0:
 reporter [RegModel] Poked register "jb_partnership_reg_block.jb_reg_blocks[1].jb_recipe_reg": 'h000000000000005a
# KERNEL: UVM_INFO @ 10: reporter [RegModel] Wrote register via DPI backdoor: 
 jb_partnership_reg_block.jb_reg_blocks[1].jb_recipe_reg=0x53
# KERNEL: UVM_INFO @ 20: reporter [RegModel] Wrote register via DPI backdoor: 
 jb_partnership_reg_block.jb_reg_blocks[1].jb_recipe_reg=0x4c

我希望这篇文章能帮助你澄清HDL路径。

您可以在EDA Playground上查看并运行代码。
XtremeDV
关注
专栏目录
UVM中的regmodel建模(三)
ahr7882的博客
05-04 568
总结一下UVM中的寄存器访问实现： 后门访问通过add_hdl_path命令来添加寄存器路径，并扩展uvm_reg_backdoor基类，定义read与write函数，最后在uvm_reg_block类中 通过set_backdoor()来将相应的寄存器与它对应的后门访问的读写函数对应起来。其中read和write函数以路径名来直接操作。 前门访问通过总线操作来实...
UVM：7.6.1 检查后门访问中hdl 路径的sequence
07-03 2024
1.UVM 提供了一系列sequence用于检查寄存器模型及DUT 的寄存器。其中uvm_reg_mem_hdl_paths_seq 检查hdl 路径的正确性。原型为： 此sequence 的运行依赖于在基类uvm_sequence 中定义的一个变量： 2.启动此sequence 时必须给model 赋值。在任意的sequence 中，可以启动此sequence：
UVM：7.3.5 UVM中后门访问操作接口
07-02 3024
1.使用寄存器模型的后门功能，在reg_block 中调用uvm_reg 的configure函数时，设置好第三个路径： 1）counter 是32bit，占据2个地址，所以在寄存器模型中作为两个寄存器存在。7.4.4另一种方法。 2.集成到验证平台时，要设置好根路径hdl_root： 1）UVM提供两类后门访问的函数：一是read，write，二是peek
UVM-寄存器模型
Nie_You的博客
08-15 7657
UVM_寄存器模型整理。
UVM实战 卷I学习笔记10——UVM中的寄存器模型（4）
weixin_41979380的博客
11-25 1615
目录复杂的寄存器模型*层次化的寄存器模型*reg_file的作用*多个域的寄存器*多个地址的寄存器*加入存储器 复杂的寄存器模型 *层次化的寄存器模型 前面寄存器模型是一个最小、最简单的寄存器模型。在整个实现过程中，只是将一个寄存器加入了uvm_reg_block中，并在最后的base_test中实例化此reg_block。这个例子之所以这么做是因为只有一个寄存器。在现实应用中一般会将uvm_reg_block再加入一个uvm_reg_block中，然后在base_test中实例化后者。从逻辑关系上看，
UVM糖果爱好者教程 - 30.后门访问的背后
XtremeDV
06-28 6631
在之前的文章（通过后门访问寄存器和后门访问HDL路径）中，我们使用了configure，add_hdl_path和add_hdl_path_slice，然后这些函数神奇地创建了HDL路径。 作为一名用户，这很好，但作为一名专家，你想知道后面发生了什么吗？ 这篇文章将带你窥探一下后门访问的背后。寄存器块的HDL路径寄存器块将其HDL路径存储在队列中。 确切地说，它可以有多个队列（在以字符串为键的池中...
探索 THSR-Ticket：自动抢购台铁票的智能助手
gitblog_00035的博客
04-21 900
探索 THSR-Ticket：自动抢购台铁票的智能助手 项目地址:https://gitcode.com/BreezeWhite/THSR-Ticket 项目简介 THSR-Ticket 是一个基于 Python 的自动化脚本，专为抢购台湾高速铁路（简称 THSR）车票而设计。这个项目利用网络爬虫技术和异步请求，帮助用户在车票开售后快速、高效地获取到所需的座位。对于经常需要往返于台湾各地，而又...
1800.2-2017.zip_1800_1800.2_IEEE UVM_ieee 1800 2017_ieee 1800.2-
07-14
最新版 IEEE UVM standard
SV IEEE 1800-2017 and UVM IEEE 1800.2-2017.rar
12-03
《深入理解SV IEEE 1800-2017与UVM IEEE 1800.2-2017》 SystemVerilog（SV）是集成电路设计领域中的一个关键标准，它由IEEE 1800-2017规范定义，是硬件描述语言（HDL）的一种，广泛应用于系统级验证。这个规范不仅...
UVM-IEEE.Std.1800.2™-2017
01-10
综上所述，UVM-IEEE.Std.1800.2™-2017作为一个学习和应用UVM的重要资源，为FPGA和IC设计验证提供了一个强有力的工具集和方法论。通过使用UVM，设计团队可以大幅降低验证成本，提高设计质量，并加速产品上市时间。
Freescale-Verilog-HDL-Coding.rar_hdl
09-24
Verilog HDL（硬件描述语言）是一种广泛使用的系统级设计语言，用于电子系统的建模、仿真和综合。在“Freescale-Verilog-HDL-Coding.rar_hdl”压缩包中，我们聚焦于Verilog HDL的编码规范和半导体重用标准，这在现代...
前门 后门访问
weixin_61098515的博客
09-22 1371
1、前门访问：在寄存器模型上做的读写操作，通过总线UVC实现总线上的物理时序访问，是真实的物理操作 后门访问：利用UVM DPI，将寄存器的操作直接作用到DUT的寄存器变量，而不通过物理总线的访问。（速度快，不需要消耗时间，0时刻立即返回） 2.前门访问中对寄存器操作有两种方式： 第一种：uvm_reg:read()/write () 在传递数据要将参数path指定为uvm_frontdoor。 第二种：要先声明为uvm_reg_sequence ，然后可直接调用 3.后门访问：在寄存器
【UVM】ral_model 前门访问和后门访问
分享记录一下工作中遇到的相关知识
12-14 855
(1) uvm_hdl_check_path(string path): 检测path指定的信号是否存在;(2) int。
飞机订票系统c语言常见错误,编写C语言：飞机订票系统
weixin_39747293的博客
05-17 499
满意答案wukong8282013.06.16采纳率：46%等级：12已帮助：10888人#include #include #include //#include #define MAXSIZE 3typedef struct wat_ros{char name[10];int req_amt;struct wat_ros *next;}qnode,*qptr;typedef struc...
寄存器模型 — UVM
SummerXRT的博客
06-19 5732
文章目录基本概念寄存器模型的集成访问寄存器的方式1. 前门访问2. 后门访问3.前门访问和后门访问的比较寄存器模型的常规方法1. mirror、desired 和 actual value2. prediction的分类3. uvm_reg 的访问方法4. uvm_mem与uvm_reg的联系与差别 基本概念 寄存器块（reg_block）由包含很多的寄存器，也可以有存储器； 每个寄存器都由很多的域； 单个域包含多个bit位。 寄存器模型相关类(均为Object类型) 类名 功能 uvm
UVM RAL后门访问配置
Kizuna_AI的博客
08-18 591
regmodel后门访问的配置
Hive脚本: Unable to close file because the last block does not have enough number of replicas 报错分析
雾岛与鲸的博客
09-14 3938
一、问题 跑spark或hive脚本报错如下： [INFO] 2020-03-31 11:06:03 -> java.io.IOException: Unable to close file because the last block does not have enough number of replicas. at org.apache.hadoop.hdfs.DFSOutputStream.completeFile(DFSOutputStream.java:2266) at org
vpn集中配置方法.docx
最新发布
09-17
cisco设备配置指导
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值