xilinx 7020带vitis工程程序固化

原创 已于 2024-08-13 15:02:24 修改 · 1.5k 阅读 · 9 ·
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#fpga开发

于 2022-06-02 11:14:27 首次发布
本文详细介绍了Xilinx 7020 FPGA使用Vitis进行工程固化的步骤，包括生成.xsa文件、创建.bin固件、通过Vitis及Vivado烧录Flash的过程，并提供了通过JTAG模式加载FPGA的方法。

一、生成 .xsa文件
1，先编译逻辑，generate bitstream
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2，生成xsa文件
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二、生成固化的.bin文件
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三、通过vitis烧录
1，update xsa文件
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2，编译vitis

3，更新boot.bin。boot.bin就是最终固化文件
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4，拨码拨到qspi
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5，通过vitis烧录flash
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6，拨码拨回JTAG boot，重启

四、通过vivado烧录flash
1，
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2，拨码拨到qspi
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3，选择flash类型
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4，
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5，选择bin和elf
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6，烧录完以后拨码拨回jtag boot mode，设备重启

五、通过vivado加载FPGA（掉电丢失）
1，保持拨码在jtag boot mode
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2，烧录

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3，不用重启。这个是加载fpga，并未烧录到flash中，掉电丢失
【ZYNQ】固定位QSPI启动模式的板卡，BOOT.BIN生成及烧录纪实
rerainings的博客
01-03 1542
之前在做板卡的时候没有注意，直接采用了QSPI启动模式，没法配置电阻的方式来改变启动方式，所以都是采用更改FSBL里面启动方式的方法来下载、烧写，许久不用，这几天用又忘记了，索性开个记录。假设已经generate bit suncessfully，export之后，创建完应用之后，新建FSBL_DOWN工程，和之前新建FSBL工程一样，默认就好。此时你的应用列表应该包含FSBL、FSBL_DOWN、HELLO这三个应用。注意：此处的FSBL为默认生成的FSBL.ELF。完成之后，保存并build。
ZYNQ的vitis固化程序（含只有PL端代码）慢慢更新吧
weixin_46568412的博客
03-10 4150
1、创建镜像文件 2、依顺序放入fsbl的elf文件，bit流文件，cpu0的elf文件，cpu1的elf文件（顺序不能变） SD卡 将生成的boot.bin放入SD卡，名字一定不能改 生成boot.bin的同时还会生成一个.bif文件，这是路径文件，可以通过 Flash 只有PL端代码 ...
用vitis软件生存BOOT.bin
sukihu的博客
06-23 1942
BOOT.bin文件，除了在petalinux工程中用petalinux-package --boot --format BIN --fsbl zynq_fsbl.elf --fpga system.bit --u-boot打包外，还可以用vitis软件来生存。需要准备4个文件（fsbl.elf、system.bit、u-boot.elf、system.dtb）到windows系统的目录中。点击Create Image，就可以生存BOOT.bin文件了。注：不能取中文名字的目录，vitis不认中文名目录。
ZYNQ 7020实现UART串口通信与SDK驱动开发实战
weixin_28999139的博客
07-23 1255
Xilinx Zynq-7000是一个基于ARM的完整可编程系统级芯片(SoC)平台，它将ARM双核Cortex-A9处理器与Xilinx 7系列FPGA逻辑集成在同一芯片上。Zynq-7000 SoC平台为设计者提供了一个灵活的、可扩展的平台，可以满足从简单的嵌入式应用到复杂的高性能系统的要求。串行通信（Serial Communication）是一种在数据通信中常见的传输方式，其特点是数据在一条线路上一位接一位地进行传输，就像一列火车的车厢，一个接一个地通过同一个轨道。
使用vivado2023.2新版Vitis创建hello world项目以及新版vitis的一些说明
2203_75345038的博客
03-05 5674
点击Create Boot Image生成BOOT.bin文件，如下图所示可以看到系统自动帮我们添加了两个文件，点击文件查看地址，可以看到添加的使fsbl文件和elf文件，我们只需要再添加bit文件即可。创建完成后就可以到一个全新的界面，这里介绍最主要的功能编译，在选择项目后在下方FLOW栏目中可以看到编译按钮，其他常用功能后面使用到的时候在介绍。默认下一步，导出在vivado中导出的xsa文件，下一步等待识别出PS核，后续默认下一步即可。默认选择名称与地址，下一步选择刚创建的平台项目。
使用Vitis固化程序
emma_xm的博客
05-10 9687
步骤一： 创建Vitis工程的时候，记得勾选Generate boot components，这样可以生成FSBL文件。 步骤二： 编译好工程。右键你的app工程，点击creat boot image： 一般来说上图界面保持默认就好，注意图中最下面boot image partitions中的3个文件的顺序一定不能错。 如果你只是用PS，PL没有任何逻辑，也没用PL的任何接口，中间第2个.bit文件可以删除。 步骤三： 点击Creat Image按钮，就可以生成.bin文件啦。 生成后的
vivado/vitis程序固化【vivado/vitis 2023.2】
weixin_43322322的博客
03-07 1703
1.在vivado ps核选择，这是下载到flash中的接口，flash多为spi flash，single ss 4bit io速度已经可以使用。3.确保程序可jtag执行后，选择这个下载到flash中。4.boot选择qspi启动模式，重新插拔即可。2.在boot启动引脚处选择jtag模式，
FPGA vitis实现固化程序到flash
bingbang0703的博客
12-26 6533
ZYNQ的开发板上一般都是要通过SDK固化的，所以本期讲解一下vitis怎么固化程序。由于ZYNQ有好几种固化方式，我们先讲一下最简单的固化到flash，以后有时间再出一些固化到SD卡和eMMC等储存器上。首先做好一些准备，比如程序等。
ZYNQ-Vitis（SDK）裸机开发之（二）程序固化方法，程序烧写到SD卡启动以及通过QSPI烧写到Flash中启动方法
qq_38584212的博客
04-09 3556
然后将SD卡插入板卡的卡槽中，根据硬件原理图，将板卡启动模式开关，拨到SD卡启动模式，等待程序启动，如果zynq的done灯亮，且功能正常，则证明SD卡烧写启动成功。注意事项：建立vitis程序时，要勾选Generate boot components选项，这样会生成启动的引导文件fsbl，没有fsbl没办法进行程序烧写。Vitis工程编译完成后，在如下目录下会生成BOOT.BIN文件，去对应文件加中找到该文件，备用。程序烧写即将程序固化到存储器中，掉电不丢失，重新上电可以自动运行固化好的程序。
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04-27
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Xilinx FPGA 程序固化方法汇总
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xilinx zynq 7020 芯片手册
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xilinx zynq zedboard 学习资料，zedboard 开发板的学习资料
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xilinx zynq7020 软件编程以及硬件开发官方原版最全必备资料。
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最新发布
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首先，文档对Vitis进行了定义，即Vitis是Xilinx推出的软件开发平台，旨在为软件开发者提供硬件加速应用的开发能力。接着，文档解释了嵌入式系统的基本概念，即一种具有特定功能的计算机系统，它嵌入到一个较大的系统...
ZYNQ MPSoC的Vitis批处理文件用于下载程序至flash（包含fsbl）
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本批处理文件的使用场景为Vitis开发环境，Vitis是Xilinx推出的统一软件平台，旨在加速并简化基于Xilinx器件的软件开发流程。Vitis环境不仅支持传统的FPGA开发，还适用于ZYNQ MPSoC这样的异构计算平台。在Vitis环境中...
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白码王子小张的博客
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ZYNQ PL端程序固化操作流程介绍
Vitis学习(二) vitis2024.2(ZYNQ)程序固化(Flash Program)方法
m0_60800812的博客
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VITIS2024.2版本软件如何固化ZYNQ系列FPGA程序
【ZYNQ开发系列】基于vitis(vivado2019以上版本)的程序固化~如何把程序烧录到QSPI？
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12-06 2万+
vivado2019以上版本使用vitis代替了以往的SDK，使得用户更加方便进行嵌入式软件开发，但是如何把固化代码到SPI上呢？现有的文档找了半天没有找到，于是自已摸索了几天终于成功了，特意献上此文。
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xilinx ZYNQ vitis2022版纯PL代码，flash固化操作，在固化时遇到-This application requires xilffs library in the Board Support Package问题，并附上了解决办法
vitis固化程序起不来
06-17
### Vitis固化程序无法启动的解决方案 在使用Vitis进行FPGA程序固化时，如果遇到程序无法启动的问题，可能是由于多种原因导致的。以下是一些可能的原因及对应的解决方法： #### 1. 硬件平台未正确导出 确保在Vivado中生成硬件设计后，已正确导出包含bitstream的硬件文件（xsa文件）。如果没有勾选“include bitstream”，则可能导致Vitis无法识别正确的硬件配置[^2]。 ```python # 在Vivado中执行以下步骤： # 1. 点击Export Hardware # 2. 勾选 "include bitstream" ``` #### 2. 工作目录设置错误 在启动Vitis时，需要指定一个合适的工作目录。如果工作目录设置不正确，可能会导致项目初始化失败或程序无法启动。建议选择一个空的文件夹作为工作目录，并确保该目录路径中不包含特殊字符或中文[^2]。 #### 3. 软件版本兼容性问题 如果使用的Vivado和Vitis版本不匹配，可能会导致程序无法正常运行。例如，引用中提到Vivado 2020.2版本已经不再支持SDK固化，而是推荐使用Vitis。因此，请确保Vivado和Vitis的版本一致或相互兼容[^1]。 #### 4. 驱动或依赖库缺失 在某些情况下，Vitis可能需要额外安装驱动程序或依赖库。如果这些依赖项未正确安装，可能导致程序无法启动。请检查系统是否已安装所有必要的依赖项，并根据官方文档进行更新[^3]。 #### 5. 硬件连接问题 如果FPGA开发板未正确连接到计算机，或者JTAG驱动未正确安装，也可能导致Vitis无法启动或无法识别硬件。请确保开发板已正确连接，并检查JTAG驱动是否安装成功。 ```bash # 检查JTAG连接状态 xsct -eval "connect" ``` #### 6. 配置文件损坏 有时，Vitis的配置文件可能因意外操作而损坏，导致程序无法启动。可以尝试删除相关配置文件并重新启动Vitis，以恢复默认设置。 --- ### 示例代码：检查JTAG连接状态 以下是一个简单的脚本，用于检查JTAG连接是否正常： ```bash # 使用Xilinx的XSCT工具检查JTAG连接 xsct -eval "connect; targets" ``` 如果输出显示了目标设备信息，则说明JTAG连接正常；否则需要检查硬件连接或驱动安装。 ---
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