vhdl,是硬件描述性语言。C语言,是软件编程语言。
从语言的基本语法方面来看,两种语言,有很多共同点。什么变量、顺序、循环等语法方面都很多相同的地方。但是,如果你用C语言开发的思想来考虑VHDL语言的开发,就会报很多错。这是为什么呢?
经过一段时间的学习、使用和请教发现了一些VHDL语言的开发的注意事项:
要谨记:vhdl的开发,不单单是软件的开发,它其实是硬件电路图的开发。只不过它的实现方式是用软件,而不是硬件实物。
在用VHDL语言开发的时候,脑子里要有一张电路图。
在一个process里面,只能有一个rising_edge。
在多个process的通信中,同一个signal,不能同时做多个process里面的输出信号输入信号。(如果把process的处理想像成电路接线,你就会发现为什么会这样了。)
类似的verilog,也应该是这样的。