VHDL配置语句

VHDL配置（Configuration）语句描述层与层之间的连接关系以及实体与构造体之间的对应关系。设计者可以利用这种配置语句来选择不同的构造体，使其与要设计的实体相对应。在仿真某一个实体时，可以利用配置来选择不同的构造体，进行性能对比试验，以得到性能最佳的构造体。

最简单的配置语句，结构如下：

CONFIGURATION 配置名 OF 实体名 IS

       FOR  为实体选配的构造体名

       END FOR；

END 配置名；

举例说明：

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment the following library declaration if instantiating

---- any Xilinx primitives in this code.

--library UNISIM;

--use UNISIM.VComponents.all;

entity counter is

port (load, clear, clk : in std_logic;

data_in : in integer;

data_out : out integer);

end counter;

-----------------------------------------------------------------------------------

----计数器count_255，计数范围：0～255

-----------------------------------------------------------------------------------

architecture count_255 of counter is

begin

 process(clk,clear,load)

      variable count:integer :=0;

 begin

      if (clear = '1') then

              count:=0;

       elsif(load = '1')       then

              count:=data_in;

       elsif((clk'event)and(clk = '1')and(clk'last_value = '0'))then

              if(count = 255)then

                     count:=0;

              else

                     count := count + 1;

              end if;

       end if;

       d