FPGA笔试题总结（2）

最新推荐文章于 2022-10-26 09:48:00 发布
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分类专栏： FPGA笔试题 文章标签： fpga
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FPGA笔试题总结（1）

FPGA笔试题

存储器

例1、存储器概念
用于存储数据的产品的统称
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例2、按存取方式划分存储器和其特点
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例3、SRAM单元的电路图和原理
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例4、SRAM，FLASH和DRAM的区别
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例5、存储器分块电路设计
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例6、NAND FLASH与NOR FLASH的区别
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例7、register file，one/two port ram的区别
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例8、什么叫做OTP片/掩膜片，两者有何区别
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RTL编码和时序逻辑

例1、什么时候推导出锁存器
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例2、Verilog的三种语言描述方式
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例3、阻塞赋值与非阻塞赋值的区别
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例4、实现N位Johnson计数器，N=5
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例5、如何处理跨时钟域信号
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例6、画出检测10010数据串的状态图并实现
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例7、写一个memery仿真模型
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例8、实现上升沿/下降沿/双沿检测电路
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例9、使用Verilog实现10进制计数器

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例10、亚稳态的概念、危害和处理方法
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例11、如何提高系统运行速度
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例12、setup/hold time计算相关题目 （特别重要）
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在这里插入图片描述 在这里插入图片描述

例13、如何确定FIFO的深度 （特别重要）
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例14、设计一个自动饮料售卖机
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例15、分频器设计
如果要求占空比，那么利用组合逻辑，先将目标信号取反然后相或或者相与
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例16、设计一个计算连续Leading Zeros个数的电路
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例17、加法器的延时计算
正常的加法器3+2+2+2=9位
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超前进位加法器进位3位延迟，和都是4位延迟，总共4位延迟
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IO电路和验证

例1、为什么需要IO电路
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例2、ESD电路的概念和作用
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例3、静态、动态时序模型的区别

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例4、形式验证和功能验证概念和区别
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综合/DFT/STA/PR

例1、DC综合的流程
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例2、什么是关键路径？如何减少？
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例3、时序路径的概念
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例4、门控时钟的作用
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例5、门控时钟为何导致电路测试覆盖率降低，如何解决
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例6、哪个电路产生无毛刺门控时钟
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例7、什么是DFT？为什么要DFT
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例8、DFT的一些故障模型
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例9、DFT技术有哪些
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例10、什么是CTS？为什么要CTS？
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例11、反相器的大小设计
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FPGA工艺题

例1、FPGA芯片内有哪些资源
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例2、FPGA中LUT的结构和原理
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例3、IC设计前后端的流程和EDA工具
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例4、为什么反相器中P管的宽长比要比N管的大
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例5、RISC和CISC的区别
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例6、你对工艺的认识，0.25/0.18指的是
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例7、天线效应的概念和解决办法
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例8、基尔霍夫定理的内容是什么
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例9、如何进行低功耗设计
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**例10、FT和CP有什么区别**

IQ题

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参考文献

[1]、数字IC与FPGA面试笔试题讲解1：上面中的截图均是来自该课程，这是博主在学习的时候做的笔记。课程讲的很棒，值得学习。

总结

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为什么一个标准的反相器中 P 管的宽长比要比 N 管的大呢？
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FPGA笔试题知识点汇总（21~40）
FPGA逻辑笔试题（七）
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31、在FPGA设计中，如果时钟信号没有走全局时钟网络，会有什么影响？( A B C ) A 时钟的SKEW会显著增大 B 减少功耗 C 会影响时序 D 驱动能力增强 解析： 全局时钟网络是一种全局布线资源，它可以保证时钟信号到达各个目标逻辑单元的时延基本相同。FPGA中的全局时钟网络资源，贯穿整个器件，为各个Bank中的各个资源类型(IO、LE/ALM、乘法器、M9K等)提供服务。走全局时钟网络的信号具有低偏斜(Skew)、低抖动(Jitter)以及高扇出(Fan-out)的特点。适合使用全局时钟网络
FPGA笔试题总结（1）
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FPGA逻辑笔试题（二）
小灰灰的FPGA的博客
02-24 983
6、时序电路的一般特征不包括 C A 系统的状态保持或者变化情形取决于系统的输入及其当前状态 B 时序机的状态图和状态表是相同的设计信息的两种不同的表示形式 C 可以没有时钟 D 时序电路(状态机)的当前状态和输入信号决定了其下一状态及输出 解析： 时序电路一定需要由时钟沿触发的触发器来保存数据。 状态机主要分为Moore型状态机和Mealy型状态机两大类，其共同点是：状态的跳转都和当前状态与输入有关。主要的区别在于输出：Moore型状态机的输出只和当前状态有关而与输入无关；而Mealy型状态机的输
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