1、概述
NiosII 的Boot过程要经历两个过程：
（1）FPGA器件本身的配置过程：FPGA器件在外部配置控制器或自身携带的配置控制器的控制下配置FPGA的内部逻辑。如果内部逻辑中使用了NiosII，则配置完成的FPGA中包含有NiosII软核CPU。
（2）NiosII本身的引导过程：FPGA配置成功后，NiosII被逻辑中的复位电路复位，从reset地址开始执行代码。NiosII的reset地址可以在SOPC builder的“NiosII More‘CPU’setting”页表中设置。
2、几种常见的Boot方式
2.1 从EPCS串行存贮器中Boot
这种Boot方式，FPGA配置数据和NiosII程序都存放在EPCS器件中。FPGA配置数据放在最前面，程序放在后面，程序可能有多个段，每个段前面都插有一个“程序记录”。一个“程序记录”由2个32位的数据构成，一个是32位的整数，另一个是32位的地址，分别用于表示程序段本身的长度和程序段的运行时地址。这个“程序记录”用于帮助Bootloader把各个程序段搬到程序执行时真正的位置。EPCS是串行存贮器，NiosII 不能直接从EPCS中执行程序，它实际上是执行EPCS控制器的片内ROM中的代码（即Bootloader），把EPCS中的程序搬到RAM中执行。
2.2 从外部CFI 并行Flash中Boot
这种Boot方式还可以分为2种情况：
（1）程序直接在Flash中运行：这种情况程序不需要另外的Bootloader，NiosII复位时从reset地址（指向Flash内部）开始执行程序，程序必须有启动代码用于搬移.rwdata段（因为.rwdata段是可读写的，不能存放在Flash中），同时如果.rodata段和.exceptions段连接时没有指定在Flash中的话，也会被搬到RAM中，并对.bss段清零，设置栈指针。这些工作都在Crt0.s中完成。
（2）程序在RAM中运行：这种情况下需要有一个专门的Bootloader，它把存放在Flash中的各个程序段搬到执行时的真正位置。
3、从EPCS中Boot
要支持NiosII从EPCS中Boot，首先FPGA器件要支持主动串行配置。Altera的Cyclone、CycloneII和StratixII系列的FPGA支持AS配置。直到NiosII 5.1版本，NiosII从EPCS中Boot在StratixII系列的FPGA上实现上仍有问题。所以这种方式主要用于Cyclone和CycloneII系列的器件。
为实现这种Boot方式，用户必须在SOPC Builder中添加一个EPCS控制器，无须给它分配管腿，QuartusII会自动将它分配到专用管腿上。添加完EPCS控制器后，SOPC Builder会给它分配一个Base Address，这个地址是EPCS控制器本身携带的片上ROM在NiosII系统中的基地址，里面存有Bootloader代码，用于引导整个过程。所以，必须在SOPC Builder的“NiosII More‘CPU’setting”页表中把reset地址设置为这个基地址，使得NiosII 复位后从这个地址开始执行以完成整个引导过程。
EPCS控制器带有一块片内ROM，内有Bootloader代码，NiosII就靠这段代码完成Boot过程。它把EPCS里的NiosII程序映像复制到RAM中，然后跳转到RAM中运行。程序映像是由elf2flash输出的，Bootloader对被搬运的程序映像的位置和结构的解读必须和elf2flash工具一致。FPGA配置数据从EPCS中偏移为0的地址开始存放，紧挨着配置数据的是一个32位的整数，指示程序段的长度，接着是一个32位的地址，指示程序段执行时该程序段的地址，把这个长度和地址一起称为“程序记录”，“程序记录”随后就是程序段映像。一个程序可能有多个程序段，也就可能有多个“程序记录”和程序段映像。Bootloader必须知道FPGA配置数据的长度以读取配置数据后面的内容，不同型号的FPGA的配置数据长度不同，必须读取配置数据的头部信息以获取配置数据的长度，进而逐个读取程序段映像的长度和运行时地址，然后把程序段映像搬到目的运行时地址。为了存取EPCS，Bootloader构造了一些位置无关汇编代码。EPCS存贮布局如下所示：
当Bootloader读取到L时，L＝0表示前面所有的程序记录已经处理完毕，这是最后一个程序记录，直接跳到地址A执行，显然A必须是程序的入口地址。如果L＝0xffffffff（即-1），忽略A并停机，这样即使是一个只有FPGA配置数据而没有程序的EPCS也是安全的。当一个EPCS只有配置数据而没有程序的时候，sof2flash会在配置数据的末尾增加4个字节的0xff使Bootloader不会有误动作。Bootloader工作流程如下：
3.2 EPCS控制器
EPCS控制器手册没有对EPCS进行详细的说明，只是建议用户使用Altera的HAL函数来存取。EPCS控制器由两个独立的部件构成：
（1）ROM：大小是512Bytes，也就是128WORDS。尽管EPCS控制器手册表述了ROM的大小是1K字节，但实际上直到NiosII 5.1 EPCS控制器的ROM仍然是512Bytes，因此手册中给出的寄存器偏移地址都需要修正。
（2）SPI Master控制器：EPCS串行存贮器的接口符合SPI标准。NiosII可以通过SPI Master来存取EPCS串行存贮器。
上述两个部件的地址（从NiosII角度看，以字节为单位）安排如下：
| 偏移地址 | 寄存器 | R/W | 位描述 | ||||||||||||||||||||
| 31..0 | |||||||||||||||||||||||
| 0x000 | Boot ROM Memory | R | Boot Loader Code epcs_controller_boot_rom.hex or epcs_controller_boot_rom.dat | ||||||||||||||||||||
| 0x004 | |||||||||||||||||||||||
| … | |||||||||||||||||||||||
| 0x1FC | |||||||||||||||||||||||
| 0x200 | Rx Data | R | 31..8 (Not Implemented) | Rx Data(7..0) | |||||||||||||||||||
| 0x204 | Tx Data | W | 31..8 (Not Implemented) | Tx Data(7..0) | |||||||||||||||||||
| 0x208 | Status | R/W | 31..11 | 10 | 9 | 8 | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 | |||||||||
|
|
| EOP | E | RRDY | TRDY | TMT | TOE | ROE |
|
|
| ||||||||||||
| 0x20C | Control | R/W | 31..11 | 10 | 9 | 8 | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 | |||||||||
|
|
| IEOP | IE | IRRDY | ITRDY |
| ITOE | IROE |
|
|
| ||||||||||||
| 0x210 | Reserved | - |
| ||||||||||||||||||||
| 0x214 | Slaver Enable | R/W | 31..16 | 15 | 14 | 13 | … | 3 | 2 | 1 | 0 | ||||||||||||
|
| SS_15 | SS_14 | SS_13 | … | SS_3 | SS_2 | SS_1 | SS_0 | |||||||||||||||
| 0x218 | End of Packet | R/W | 31..8 (Not Implemented) | End of character(7..0) | |||||||||||||||||||
Ø Rx Data寄存器：NiosII从Rx Data寄存器中读出从EPCS中接收到的数据。当接收移位reg收到满8位数据时，status RRDY位被置1，同时数据被传入Rx Data寄存器。读取Rx Data寄存器会把RRDY位清掉，而往Rx Data写则没有影响。
Ø Tx Data寄存器：NiosII把要发送的数据写到Tx Data寄存器。Status TRDY位置1表示Tx Data寄存器准备好接收来自NiosII的新数据。Tx Data被写了之后，TRDY位被置0，直到数据从Tx Data转移到发送移位寄存器又会被重新置为1。
Ø status寄存器：包含指示当前状态的位。几乎每一位都和control的一个中断允许位相关。NiosII任何时候都可以读取status寄存器，不会影响该寄存器的值。往status寄存器写将清除ROE，TOE和E这些位。下表描述了各个位的含义：
| 位 | 名称 | 含义 |
| 3 | ROE | 接收溢出错误。当Rx Data寄存器数据满的时候（RRDY为1），接收移位寄存器又往Rx Data寄存器写，那ROE位将被置1，而新的数据会覆盖老的数据。往status寄存器写可以把ROE位清0。 |
| 4 | TOE | 发送溢出错误。如果Tx Data寄存器数据还没有被转移到发送移位寄存器（TRDY为0），又往Tx Data寄存器写，那TOE就会被置为1，新的数被忽略。往status寄存器写可以清TOE为0。 |
| 5 | TMT | 发送移位寄存器空。如果一个发送过程正在进行中，那TMT为0；如果发送移位寄存器为空，则TMT为1。 |
| 6 | TRDY | 发送器准备好接收新的发送数据。当Tx Data寄存器空的时候，TRDY为1。 |
| 7 | RRDY | 接收器准备好送出接收到的数。当Rx Data寄存器满的时候，RRDY为1。 |
| 8 | E | 有错误产生。它是TOE和ROE的逻辑或。只要TOE或ROE中有一个为1，那它也为1。它给程序提供了一个判断有错误发生的方便的途径。往status寄存器写可以把E位清0。 |
| 9 | EOP | 包结束标志。该标志在下列情况下被置1： 1. 一个EOP字节被写入Tx Data寄存器 2. 一个EOP字节从Rx Data寄存器中读出 EOP字节是End of Packet中的End of Character字节。往status寄存器写可以把EOP位清0。 |
Ø control寄存器：控制SPI Master的操作。NiosII可以在任何时候读取control寄存器而不改变它的值。大部分control的位（IROE，ITOE，ITRDY，IRRDY和IE）控制status相应位的中断。比如：当IROE设为1，就允许当status ROE为1时产生中断。只有当control和stauts中的相应位都为1时，SPI Master才会产生中断。
| 位 | 名称 | 含义 |
| 3 | IROE | 允许ROE条件满足时产生中断。 |
| 4 | ITOE | 允许TOE条件满足时产生中断。 |
| 6 | ITRDY | 允许TRDY条件满足时产生中断。 |
| 7 | IRRDY | 允许RRDY条件满足时产生中断。 |
| 8 | IE | 允许E条件满足时产生中断。 |
| 9 | IEOP | 允许EOP条件满足时产生中断。 |
| 10 | SSO | 强制slave enable寄存器器中为1的位对应的ss_n有效，即输出电平0。 |
Ø slave enable寄存器：它的某一位置1表示相应的ss_n信号可以被驱动有效（即在control中写SSO位为1，或者有数据写入Tx Data寄存器准备开始传送数据）。slave enable寄存器可以多位为1，但是需要有其它逻辑来处理多个SPI slave的冲突问题。
Ø End of Packet寄存器：包含End of Character，当某一Avalon master读出的Rx Data字节和End of Character一样，或者写入Tx Data的字节和End of Character一样时，SPI Master产生EOP标志。如果该Avalon master支持endofpacket信号，则会中断传输。
EPCS控制器在实例化SPI Master时使用下列参数：数据位8位；SPI时钟SCLK频率20MHz；MOSI（ASDO）在SCLK下降沿输出；MISO（DATA0）在SCLK上升沿采样；SCLK初始相位为0；MSB先输出，LSB后输出；目标延迟100us（即ss_n输出为低到SCLK开始驱动输出时钟脉冲的延迟为100us）。
3.3 EPCS串行存贮器件
Altera器件手册对EPCS器件有完整清楚的表述。在read byte，read status和read silicon ID操作时，发出命令后，所要的数据会马上从EPCS的DATA管腿移出。所以EPCS控制在发出命令后继续发送虚拟数据（比如0或随便什么值），在发送虚拟数据的同时接收EPCS送出的数据，就可以获取所要的数据。SPI接口的发送和接收是同时的，为了接收数据，你必须发送点什么，尽管这些数据是对方不需要的，同样在你发送命令或数据的同时也会收到点什么，尽管这些也不一定是你需要的。
4、从并行Flash中Boot
4.1 并行Flash配置控制器
NiosII应用常常把NiosII程序和FPGA配置数据都存放在Flash中，这就需要一个配置控制器来驱动Flash输出配置数据完成FPGA的配置，配置控制器可以用一片CPLD来实现。Flash除了可以存贮FPGA配置数据和NiosII程序外，还可以存贮其它数据（如只读文件系统）。Flash中的配置数据区还可以分为两个区：一个用于用户逻辑，另一个用于出厂逻辑。当用户逻辑配置失败后，就会自动使用出厂逻辑，保证任何时候都有一个配置可以工作。另外，配置控制器还可以接收来自NiosII的重配置请求，并驱动FPGA重新配置，完成FPGA的现场升级。Stratix开发板的配置控制安排偏移量为0的地方存放NiosII程序，而FPGA用户配置逻辑从偏移量0x600000开始，出厂配置则从偏移量0x700000开始。
Stratix开发板的并行Flash配置控制器实际上是一个地址序列生成器，地址生成器的输入时钟是板上时钟的4分频（如：板上晶振时钟是50MHz，地址生成器时钟就是12.5MHz）。上电时，由上电复位芯片提供的复位信号复位，地址生成器初始化为用户逻辑的配置数据的偏移量（比如Stratix板是0x600000），然后开始计数并驱动地址由低往高增长，使Flash送出对应地址的配置数据。配置控制器监测FPGA的config_done信号，一旦发现FPGA配置完成就停止计数，并置Flash的地址和其它控制线为高阻，以免影响NiosII对Flash的操作。FPGA配置完成后，内部逻辑开始生效，复位NiosII，NiosII开始从reset地址执行程序。
4.2直接在Flash中运行程序
嵌入式应用有时希望程序能够直接在Flash中运行，以节约RAM空间，降低成本。为了使程序直接在Flash中运行，可以在SOPC Builder中设置reset地址在Flash中，连接程序时可以指定程序的.text段和.rodata段存放在Flash中，而让.rwdata和堆栈放在RAM中（这两个段可读写，不能放在Flash中），同时还可以在SOPC Builder中指定exception地址到Flash中，也可节约一点RAM空间。由于最后的Flash映像文件.flash文件（.flash文件其实是.srec格式的文件）中没有.bss段，程序开始时必须在RAM中建立.bss段并将其清0，同时也把.rwdata段从Flash中拷贝到RAM中（.rwdata段在程序运行时必须在RAM中），并设置栈指针，建立好C程序的工作环境然后调用C入口函数alt_main。这些都是由Crt0.s完成的。下面是Crt0.s在Flash中运行的工作流程：
4.3 在RAM中运行程序
程序在Flash中运行通常比在RAM中慢，所以有时也希望程序能够在RAM中运行。NiosII的reset地址仍然指向Flash中（reset地址不能指向RAM，RAM在上电复位时还没有被初始化），在连接程序时可以把每个段都指定到RAM中，在SOPC Builder中也可把exception部分指定到RAM中，这样连接生成的可执行文件.elf文件就是适合在RAM中运行的程序。但在实际应用中这个程序最终存放在Flash中，需要Bootloader把Flash中的程序映像拷贝到RAM中运行。工具elf2flash能够根据情况自动给程序在生成.flash文件时添加“程序记录”和Bootloader。elf2flash判断其后随参数reset地址（就是NiosII的reset地址）和程序的入口地址是不是一样，如果一样就不添加“程序记录”和Bootloader，如果不一样就添加。这个Bootloader根据各个“程序记录”把程序映像拷贝到RAM中并从RAM中执行。和EPCS一样，每个“程序记录”由两个32位的数据组成，一个是程序的长度，一个目的执行地址（即程序的运行地址）。Stratix 开发板上Flash中的存贮分布如下：
Bootloader的工作流程如下：
运行完Bootloader仍要执行Crt0.s，但此时Crt0.s的流程和程序在Flash中直接运行的情况有一些区别：它没有初始化指令Cache，也不会企图装载别的段，这些步骤已在Bootloader中完成。程序映像已经包含这些段，在搬移程序映像时也装载了相应段（.rodata段，.rwdata段和.exceptions段），程序映像中不包含.bss段和stack，所以仍需要清.bss段、设置栈指针和全局指针。Bootloader没有存取存贮器数据，也就没有初始化数据Cache，所以Crt0.s仍然要初始化数据Cache。
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