Synthesis Timing Constraints

 

1. 时钟约束

---

• create_generated_clock 

 

master clk和generated clk的关系如下，相位相反

 

约束语句: 将source clock设置在触发器的clock端。如下：

create_generated_clock -name CLKdiv2 \

-divide_by 2 \

-source [get_pins Udiv/CP] \

[get_pins Udiv/Q]

这样generated clock和source clock的关系和声明的一直。工具会根据声明的source clock 找到它的master clock，同时确定source clock和master clock相位相反的关系，由此就确定了generated clock和master clock的关系。