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Verilog
阿宝大神马
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RTL Design 之 异或
http://lijinma.com/blog/2014/05/29/amazing-xor/什么是异或?Wikipedia的解释:在逻辑学中,逻辑算符异或(exclusive or)是对两个运算元的一种逻辑析取类型,符号为 XOR 或 EOR 或 ⊕(编程语言中常用^)。但与一般的逻辑或不同,异或算符的值为真仅当两个运算元中恰有一个的值为真,而另外一个的值为非真。转化为命题,就是:“两者的值不同。”或“有且仅有一个为真。”定义:1 ⊕ 1 = 00 ⊕ 0 = 01.转载 2020-08-03 17:48:23 · 801 阅读 · 0 评论 -
verilog中$signed()的使用
1、在verilog中有时会用signed修饰符来修饰定义的数据,运算的时候也会用$signed()任务来强制转换数据,那么signed的修饰是为什么呢,是为了区分有符号数和无符号数的加法和乘法吗?其实不是的,因为有符号数和无符号数据的加法强结果和乘法器结构是一样的,signed的真正作用是决定如何对操作数扩位的问题。2、verilog中的加法和乘法操作前,会先对操作数据扩位成结果相同的...转载 2020-03-01 18:00:13 · 18058 阅读 · 0 评论 -
biased vs unbiased rounding ; 原码反码补码及其运算
biased rounding 跟 un-biased rounding:•1. 正數的時候 行為一樣 1-4 round down, 5-9 round up •>> 在HW上是看到1就進位•ex. S0.8 ([8:0]) 要 round到S0.3 •[4]是1: [8:5]+1•[4]是0: [8:5]••2. 負數的時候•biased ro...转载 2020-02-18 14:17:13 · 1310 阅读 · 0 评论 -
SystemVerilog Stimulus Timing Regions
program 就是为了解决module和tb的race violation问题. 因为program作用在reactive 区域,这时赋值的更新已经稳定.因此,我们一般推荐在Testbench中使用program,在设计dut中使用module,在顶层module中例化dut的module和 testbench的program。program中的注意点:program中不能例化其他p...转载 2020-02-15 17:55:01 · 458 阅读 · 0 评论 -
.vimrc设置 vim模板 RTL verilog模板
.vimrc设置 vim模板https://mck.baidu.com/v8957430-229427-1609596.html转载 2020-01-04 17:32:39 · 1328 阅读 · 0 评论 -
vim syntax 语法 插件 verilog begin end 匹配
Vim Syntax Plugin for Verilog and SystemVeriloghttps://github.com/vhda/verilog_systemverilog.vimhttps://stackoverflow.com/questions/27498221/vim-highlight-matching-begin-endusing matchit. This s...转载 2019-12-16 16:59:10 · 3307 阅读 · 2 评论 -
Rounding Numbers without Adding a Bias
Rounding Numbers without Adding a BiasJul 22, 2017Every time I’ve built a signal processing system, I’ve struggled with bit-width.Bit width growswhen you apply a filter. It grows when you add tw...转载 2019-10-03 20:18:33 · 278 阅读 · 0 评论 -
verilog2001 generate endgenerate
Abtract generate语句允许细化时间(Elaboration-time)的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语句、initial语句和门级实例引用语句等。细化时间是指仿真开始前的一个阶段,此时所有的设计模块已经被链接到一起,并完成层次的引用。Introduction1.generate语法定义genvar,作为g...转载 2019-10-03 19:44:21 · 688 阅读 · 0 评论 -
Verilog中的有符号数和无符号数
verilog符号数问题主要涉及【常数】、【变量】、【运算符】。一、整型数1、十进制数普通十进制数一律被认为是有符号数,如32 //有符号数-15 //有符号数122、基数格式的表示法基数格式表示情况下,数的符号要明确声明,如8'sh51 //8位有符号数010100016'so72 //6位有符号数111010,即十进制数下的-612对于未声明符号位的,按无符...转载 2019-10-03 19:41:44 · 5823 阅读 · 0 评论 -
Verilog 有符号数 signed
首先记住,有符号数的运算全都是补码的方式。在Verilog里面,可以使用有符号数据进行运算,定义时使用signed,例如reg signed[7:0] adder; //定义了一个reg型有符号8位变量 adder在Verilog中,数据是以补码形式存储的,正数补码还是本身,负数补码是除符号位取反加一。例如:上边定义的adder赋值为-3,则-3的二进制为1000 0011,这个叫原码,...原创 2019-10-03 19:00:35 · 3426 阅读 · 3 评论