数字设计
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RTL Design 之 异或
http://lijinma.com/blog/2014/05/29/amazing-xor/什么是异或?Wikipedia的解释:在逻辑学中,逻辑算符异或(exclusive or)是对两个运算元的一种逻辑析取类型,符号为 XOR 或 EOR 或 ⊕(编程语言中常用^)。但与一般的逻辑或不同,异或算符的值为真仅当两个运算元中恰有一个的值为真,而另外一个的值为非真。转化为命题,就是:“两者的值不同。”或“有且仅有一个为真。”定义:1 ⊕ 1 = 00 ⊕ 0 = 01.转载 2020-08-03 17:48:23 · 810 阅读 · 0 评论 -
Perl reference (draft)
按行读文件存入arrayhttps://blog.csdn.net/blog_abel/article/details/40618627perl的open函数https://www.cnblogs.com/hongzg1982/articles/2475448.html在Perl中可以用open或者sysopen函数来打开文件进行操作,这两个函数都需要通过一个文件句柄(即文件指针)来对文件进行读写定位等操作。下面以open函数为例:1:读:open(文件句柄,"<文件名")/.原创 2020-05-13 00:42:37 · 257 阅读 · 0 评论 -
FIR, IIR derivation and digital implementation
https://pojenlai.wordpress.com/2016/04/10/%E6%95%B8%E4%BD%8D%E6%BF%BE%E6%B3%A2%E5%99%A8%E7%9A%84%E5%AD%B8%E7%BF%92%E7%AD%86%E8%A8%98/原创 2020-02-18 12:08:51 · 197 阅读 · 0 评论 -
SystemVerilog Stimulus Timing Regions
program 就是为了解决module和tb的race violation问题. 因为program作用在reactive 区域,这时赋值的更新已经稳定.因此,我们一般推荐在Testbench中使用program,在设计dut中使用module,在顶层module中例化dut的module和 testbench的program。program中的注意点:program中不能例化其他p...转载 2020-02-15 17:55:01 · 460 阅读 · 0 评论 -
Rounding Numbers without Adding a Bias
Rounding Numbers without Adding a BiasJul 22, 2017Every time I’ve built a signal processing system, I’ve struggled with bit-width.Bit width growswhen you apply a filter. It grows when you add tw...转载 2019-10-03 20:18:33 · 280 阅读 · 0 评论 -
vcs 常用cmd option
VCS对verilog模型进行仿真包括两个步骤:1. 编译verilog文件成为一个可执行的二进制文件命令为:vcs source_files2. 运行该可执行文件:./simvvcs source_files -R-R 命令表示, 编译后立即执行。vcs常用的命令选项如下:-cm line|cond|fsm|tgl|obc|path 设定coverage的方式+def...原创 2019-10-05 12:51:28 · 1164 阅读 · 0 评论 -
Verdi 知识体系
1. verdi 加强了active anotation, active trace和trace this value的能力,并且引入了Temperal flow view。在trace X的时侯面对很多选项,推举的快速定位的方法是: 1) 找出来自于信号源的明显的错误,譬如(uninitialize,setup, hold time voilation, no drivers)...转载 2019-10-05 12:51:57 · 3072 阅读 · 0 评论 -
Tcl与Design Compiler (六)——基本的时序路径约束
时序约束可以很复杂,这里我们先介绍基本的时序路径约束,复杂的时序约束我们将在后面进行介绍。在本节的主要内容如下所示: ·时序路径和关键路径的介绍 ·建立时间、保持时间简述 ·时钟的约束(寄存器-寄存器之间的路径约束) ·输入延时的约束 ·输出延时的约束 ·组合逻辑的约束 ·结合设计规格进行实战 RTL代码描述了电路的...转载 2019-10-05 12:52:20 · 874 阅读 · 0 评论 -
一些定点运算中关于Rounding的博文
https://zipcpu.com/dsp/2017/07/22/rounding.html原创 2019-10-03 20:13:13 · 359 阅读 · 0 评论 -
定点数的加减法
数值运算的核心是指加、减、乘、除四则算术。由于计算机中的数有定点和浮点两种表示形式,因此相应有定点数的运算和浮点数的运算。本文将介绍计算机中定点数的加减法运算过程。注意,理解本文的前提是要清楚知道顶点数的源码、反码和补码的含义,以及定点数在计算机中的表示形式。1.补码加法由于计算机中定点数均以补码的方式表示和存储(个人观点,有待证明),采用补码表示法进行加减运算比源码方便多了,因为不论是...转载 2019-10-03 18:50:27 · 513 阅读 · 0 评论 -
为什么要异步复位,同步释放
总结一下 异步复位是因为同步复位消耗资源。 而异步复位可能又出现和时序不匹配导致的复位不成功,以及,复位释放时数据亚稳态的情况,所以要同步释放转载 2017-06-08 10:02:13 · 8790 阅读 · 1 评论 -
vcs ucli 仿真中突然断电 防止措施
from: http://www.cnblogs.com/bob62/archive/2013/05/16/3081519.htmlVCS的UCLI一个巧妙的应用 今天在聊天群里遇到一个有意思的问题,提问人的原文如下: “最近用VCS仿真,由于我们的设计很多,需要仿真很长时间,为了减少仿真期间突然断电,而造成的数据损失,能不能每隔几个小时保存一下数据,下次仿真时直接转载 2017-08-10 14:00:59 · 2008 阅读 · 1 评论 -
perl中的特殊变量
转自http://www.w3big.com/zh-TW/perl/perl-special-variables.html以下是幾處即使沒有寫明Perl 也會假定使用$_ 的地方:各種單目函數,包括像ord() 和int() 這樣的函數以及除"-t"以外所有的文件測試操作("-f","-d"),"-t" 默認操作STDIN。各種列表函數,例如print() 和unlink()。沒有使用"=~" 運...转载 2018-05-06 21:08:19 · 445 阅读 · 0 评论 -
Debug Clock Gating
https://blog.xuite.net/bcshih.tw/jobs/66797140-Debugging+clock-gating+%281%29转载 2019-04-22 14:51:44 · 262 阅读 · 0 评论 -
[转] SDF
http://bbs.eetop.cn/thread-611760-1-1.htmlRTL+SDC,通过综合工具,转换成netlist+SDF。SDC是对RTL设计的时序约束,SDF包含netlist的延时信息。不过综合后的SDF不准确,布线后的SDF信息才够准确。首先是SDC文件:Sdc文件是我们在进行电路RTL设计后,对所做设计进行时序约束的DC综合脚本文件,以便于综合工具按...转载 2019-05-05 18:10:24 · 2331 阅读 · 0 评论 -
Pwr gating vs CLK gating
Power gating is used for reducing LEAKAGE POWER by switching off power supply to the non operational power domain of the chip during certain mode of operation. Header and footer switches, isolation ce...原创 2019-06-04 15:07:06 · 473 阅读 · 0 评论 -
Which cell has lowest area among hvt, lvt and svt cells?
hvt , lvt and svt all have the same area. there is a single layout done and VT layer is used to generate the other versions. This helps the chip level tools to swap the cells of different VT to achiev...原创 2019-09-02 23:18:32 · 796 阅读 · 0 评论 -
Synthesis Timing Constraints
时钟约束 create_generated_clock master clk和generated clk的关系如下,相位相反约束语句: 将source clock设置在触发器的clock端。如下:create_generated_clock -name CLKdiv2 \-divide_by 2 \-source [get_pins Udiv...原创 2019-10-03 18:38:49 · 536 阅读 · 0 评论 -
串口波特率计算详解
【原创】STM32下波特率计算详解波特率的计算 STM32下的波特率和串口外设时钟息息相关,USART 1的时钟来源于APB2,USART 2-5的时钟来源于APB1。在STM32中,有个波特率寄存器USART_BRR,如下: STM32串口波特率通过USART_BRR进行设置,STM32的波特率寄存器支持分数设置,以提高精确度。USART_BRR的前4位用于表转载 2017-06-15 19:43:12 · 34932 阅读 · 0 评论