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FPGA
zhengqijun_
You can do it! No can no BB!
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VHDL
一、VHDL描述由两大部分组成(1)实体:以关键字ENTITY引导,END ENTITY结尾的语句部分。实体的一般表述格式如下:ENTITY e_name IS PORT (p_name :port_m data_type; ... p_namei:port_mi data_type); END原创 2016-09-28 16:07:53 · 6475 阅读 · 1 评论 -
VHDL2
一、端口模式1.IN:输入端口定义的通道为单向只读模式,即规定数据只能由此端口被读入实体中。2.OUT:输出端口定义的通道为单向输出模式,即规定数据只能由此被读入实体中。3.INOUT:双向端口定义的通道确定为输入输出双向端口,即从端口内部看,可以对此端口进行赋值,或通过此端口读入外部的数据信息;从端口外部看,信号既是由此端口流出,也可向此端口输入信号。4.BUFFER原创 2016-09-29 23:35:00 · 1496 阅读 · 0 评论 -
VHDL语法三
一、CASE 语句1. CASE语句的一般表述:CASE ISWHEN => ; ... ; ;WHEN => ; ... ; ;...WHEN OTHERS => ;END CASE;2. CASE语句属于顺序语句,因此必须放在进程语句PROCESS中使用。3. 如果条件句中的选择值没有全部包括表达式的取值,就要加上最后一句WHEN OTHERS原创 2016-11-14 19:59:46 · 5390 阅读 · 0 评论 -
Quartus-II 半加器的设计
下面的设计均采用Quartus-II 16.0软件,因为版本大于9.0,所以仿真要使用外部软件。我使用的是modelsim来做的仿真,包括时序仿真和功能仿真。一、实验原理半加器的设计由两个基本逻辑门元件组成,包括与门和逻辑门。半加器的逻辑表述为:SO = A ⊕B; CO = A ● B;就是SO等于A异或B,CO等于A与B。其中SO是和值端口,CO是进位端口,A、B是数据输入端口原创 2016-11-22 12:55:45 · 28711 阅读 · 4 评论 -
Quartus-II 全加器的设计
Quartus-II 全加器的设计一、全加器的实验原理全加器可以由两个半加器和一个或门连接而成,这样得到的半加器电路称为顶层文件。那么就要先设计好半加器和或门,全加器来调用半加器和或门就可以了。半加器的设计已经在前面提到过了。半加器设计过程链接:http://blog.csdn.net/zhengqijun_/article/details/53284245下面全加器的设计采用原创 2016-11-23 19:46:38 · 30239 阅读 · 0 评论