VHDL语法三

一、CASE 语句

1. CASE语句的一般表述：

CASE <表达式> IS

WHEN <选择值或标识符> => <顺序语句>; ... ; <顺序语句>;

WHEN <选择值或标识符> => <顺序语句>; ... ; <顺序语句>;

...

WHEN OTHERS => <顺序语句>;

END CASE;

2. CASE语句属于顺序语句，因此必须放在进程语句PROCESS中使用。

3. 如果条件句中的选择值没有全部包括表达式的取值，就要加上最后一句WHEN OTHERS => <顺序语句>。且OTHERS只能出现一次，NULL表示不做任何操作。

4. CASE语句中不允许有相同值的条件语句出现。

5. 选择值有四种不同的表达方式：单个普通数值、数值选择范围、并列数值、混合方式。

6. 加了WHEN OTHERS => NULL语句，则可能出现输出口综合出时序逻辑模块，这是应该避免的。

二、VHDL例化语句

1. 例化语句最简表达式：

COMPONENT 元件名 IS

    PORT （端口名表）;

END COMPONENT 文件名;

2. 端口名关联法：元件名 PORT MAP（[端口名 =>] 连接端口名， ... ）;