AFDX 网络交换机

符合 ARNIC 664Part 7 规范;
2 路 64 位、100MHz 高速海量 SSRAM 外部存储器控制器,最大支持 32M 字节外部存储器;
4 个虚拟交换通道,支持多个目的端口和源端口之间并行交换;
VLID 地址表深度为 4K,采用 CAM 进行高速检索,支持全芯片路由检索;
支持端口、VL 模式的帧捕获,捕获信息包括错误、时间戳等信息
具有内嵌的终端系统(ES),支持 UDP/IP 协议;
具有内部的嵌入式处理器,提供以太网接口和串 行调试口;
支持 6 种工作模式:INIT、OPS、DL、QUIET, SHOP 和 PASSIVE;
支持 SNMP 和 ARINC 615A 功能
AFDX 网络交换机大量的应用在航空网络,在以太网的基础上发展出适用于航空电子系统的高 速和确定性网络

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随着通信技术的飞速发展,航空电子系统的功能和性能得到了大幅度的提高, 现有的航空通信网络系统无论从传输速度、服务质量还是扩展性等方面已无法满足其发展的需要,因此研究新型大容量可扩展航空电子通信网络势在必行。 ARINC664规范是航空电子技术委员会审议通过的新一代机载以太网标准。该规范第七部分定义了一个名为AFDX的全双工的、确定性的机载数据交换网络。它基于IEEE802.3协议,通过使用虚链路技术模拟了一个点到点、点到多点、具有确定性QoS保证的网络,并通过并行冗余热备份结构来提高网络的可靠性。 本文结合实验室承担的科研项目—“AFDX交换机的开发”,设计出符合 ARINC664规范的核心交换芯片及AFDX交换机,同时给出符合ARINC664规范的 端系统的原理设计,为构建新一代的航空数据通信网络提供高可靠性、高效率的解决方案。 本文首先概括介绍了航空电子总线技术的发展历程和一些有代表性的总线技 术,并结合以往的航空总线的应用,分析了AFDX产生的原因、特点、优势和发展前景,接着分析了ARINC664规范,详细介绍AFDX交换机整机硬件电路的设计,其中包括交换电路和嵌入式CPU控制电路,并且描述了交换机实验验证平台的实际调试和测试的情况,验证了交换机系统设计的正确性,系统达到预期设计目标。同时根据规范详细介绍了AFDX端系统调度模块的设计方案,包括整形模块、核心调度模块、完整性检测模块和冗余管理模块的工作原理和算法设计,并对设计中的关键问题进行了细致说明。
This document comprises the Hardware User’s Manual for the API-FDX2-V2 PCI Card, consisting of the API-FDX2-V2 electronic module. The document covers the hardware installation, the board connections, a general description of the hardware architecture and the technical data of the API-FDX2-V2. For programming information please refer to the according documents listed in the 'Applicable Documents' section. The API-FDX2-V2 module is a member of AIM's family of advanced PMC-Bus modules for analyzing, simulating, monitoring and testing of avionic databus systems. The API-FDX-2 module is used to simulate, monitor and inject protocol errors of AFDX based network systems. The API-FDX-2 offers an interface of two single or one redundant AFDX network port(s) using a half sized single card PCI bus slot of an IBM compatible PC. The on-board processing capabilities and the large memory size of the SDRAM and SSRAM enables autonomous operation with a minimal interaction of the PC host processor. A powerful PCI-Controller and Memory Arbiter is realized in a field programmable gate array. This FPGA supports both, the interface to the application and driver software tasks running on the host computer, and assists the communication for data transfer. The advanced architecture uses two processors. A powerful 64bit RISC processor (ASP) assists and supports the application and driver software tasks, and expands the capability of the API-FDX2-V2 modules to that of a high level instrument. To fulfill the real-time requirements of avionic type databus systems a high performance 32bit RISC processor (BIP) is implemented for the Bus Interface Unit (BIU). An free wheeling IRIG B Time Code Decoder is implemented on the API-FDX2-V2 boards to satisfy the requirements of 'multi-channel time tag synchronization' on system level.

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