VHDL
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zhongrg
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初学VHDL的一点心得。。。。
1、在时序电路系统中,主时钟是电路各组成部件的唯一动力,也就是说在主时钟的驱动下,各电路部件才运行起来。2、在VHDL程序中,各条语句是同时执行的,这一点不同于微处理器,微处理器是顺序执行的。3、一个信号量只能在一个进程中被改变,而在其他进程中只能被引用。这一点也不同于微处理器。4、在一个进程中,不能同时对时钟的上升沿和下降沿进行处理,而应该分成两 进程处理。5、有流水线处理时,要有一个全局信号量原创 2008-03-17 19:55:00 · 1966 阅读 · 1 评论 -
学习HDL的几点重要提示
1.了解HDL的可综合性问题: HDL有两种用途:系统仿真和硬件实现。 如果程序只用于仿真,那么几乎所有的语法和编程方法都可以使用。但如果我们的程序是用于硬件实现(例如:用于FPGA设计),那么我们就必须保证程序“可综合”(程序的功能可以用硬件电路实现)。不可综合的HDL语句在软件综合时将被忽略或者报错。我们应当牢记一点:“所有的HDL描述都可以用于仿真,但不是所有的HDL描述都能用硬件实现。”原创 2008-03-17 20:20:00 · 1403 阅读 · 0 评论 -
FPGA/CPLD数字电路设计经验分享
1.4 触发器和所存器:我们知道,触发器是在时钟的沿进行数据的锁存的,而所存器是用电平使能来锁存数据的。所以触发器的Q输出端在每一个时钟沿都会被更新,而所存器只能在使能电平有效器件才会被更新。在FPGA设计中建议如果不是必须那么应该尽量使用触发器而不是所存器。那么在使用硬件描述语言进行电路设计的时候如何区分触发器和所存器的描述方法哪?其实有不少人在使用的过程中可能并没有特意区分过,所以也忽略了二者原创 2008-03-17 19:56:00 · 2573 阅读 · 0 评论 -
VHDL编程的一些心得体会(转载)
VHDL是由美国国防部为描述电子电路所开发的一种语言,其全称为(Very High Speed Integrated Circuit) Hardware Description Language。 与另外一门硬件描述语言Verilog HDL相比,VHDL更善于描述高层的一些设计,包括系统级(算法、数据通路、控制)和行为级(寄存器传输级),而且VHDL具有设计重用、大型设计能力、可读性强、易于编译原创 2008-03-21 11:09:00 · 2397 阅读 · 0 评论 -
Quartus警告分析!
1.Found clock-sensitive change during active clock edge at time on register "" 原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的原创 2008-03-28 15:15:00 · 1788 阅读 · 0 评论 -
帮忙看看这段程序啊
帮忙看看这段程序啊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity san isport(clk:in std_logic; sanut std_logic_vector(7 downto 0));end;architec原创 2008-03-28 16:14:00 · 1836 阅读 · 1 评论 -
Quartus常见错误分析
1 Warning: VHDL Process Statement warning at random.vhd(18): signal reset is in statement, but is not in sensitivity list ----没把singal放到process()中原创 2008-03-28 14:43:00 · 5636 阅读 · 0 评论 -
VHDL编程设计技巧
简 介:介绍了在VHDL编程设计中,描述方法对电路结构的影响,不同的状态机描述方法,层次化设计的基本思想和原则,Block RAM的结构、VHDL程序、宽度和深度组合形式,基于IP Core的Block RAM设计,数字延迟锁相环(DLL,Delay Locked Loop)、全局时钟网络(Global Clock Networks)、DCM(数字时钟管理器,Digital Clock Ma原创 2008-04-20 11:18:00 · 4703 阅读 · 0 评论