zhongrg的专栏

 1.Verilog语言及其于硬件电路之间的关系。2.器件结构（最好熟练掌握Spartan3，Vertix4系列的器件结构，及其资源于Verilog行为描述方法的关系。）。3.开发工具（熟练掌握Synplify,Quartus，ISE,Modelsim)。4.数字电路（组合电路，触发器，特别是D触发器构成分频器，奇数倍分频占空比为50%，时序电路，并且能用Verilog语言描叙。）。5.熟悉F

在硬件描述语言中，查找表通常用来做存储器的，当大存储器系统建模的时候，可能会遇到仿真性能下降的问题，VERILOG本身对存储器并没有限制的，但是，当存储器的空间达到4G的时候，碰巧的是操作系统不能定位这么大的空间，因为WINDOWS操作系统的寻址空间为4G空间啊！解决的方法是利用查找表（相连存储器）！第一种方法是：如果存储器的访问具有局部性，即在每个时间点上只有一小部分被使用，例如，假设在任何时候

下面讲一下杂凑法存取的算法，用这种方法，可以减少搜索时间：假设一次存取不会多与4096个存储单元，且随即的分布在0到1MB 的空间中。一般来说杂凑表的索引是真实地址除以杂凑表尺寸的余数。1：杂凑表函数，以及，杂凑表初始化；//-------------------------------初始化-------------------------------------define HASH 504

转自: http://blog.eccn.com/u/bjxiong/archives/2007/1930.htm 本人仔细阅读后发现有很多的错误解释,给原作者要求修改维护,请看原作者的更新. 1.Found clock-sensitive change during active clock edge at time on register "" 原因:vector source file中时

编写高效的测试设计（test benches）原文作者：Mujtaba Hamid注：一个设计的测试验证是非常重要的。有效的测试可以助我们快速的完成或改善设计。Testbenches建议编写有效的测试代码来通过软件实现可靠的验证。无意中发现，顺手译为中文，以备将来方便。也贴给没有找到更好中文版本的同道人。Testbenches本意应该是测试平台更合理，但是在中文中阅读起来很不舒服。所以本文中有时译

在DS1000的文档上看到这个概念，查阅如下：     gule logic的中文含意是“胶连逻辑”，它是连接复杂逻辑电路的简单逻辑电路的统称。例如，一个ASIC芯片可能包含许多诸如微处理器、存储器功能块或者通信功能块之类的功能单元，这些功能单元之间通过较少的粘合逻辑连接起来。在印制板（PCB）层，粘合逻辑可以使用具有较少逻辑门的“粘合芯片”实现，例如PAL、GAL、CPLD等。    

FIFO：(First Input First Output，先入先出队列)这是一种传统的按序执行方法，先进入的指令先完成并引退，跟着才执行第二条指令。1．什么是FIFO？FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1

规范很重要       工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，更不要说检错了；如果一个项目做了一半一个人走了，接班的估计得从头开始设计；如果需要在原来的版本基础上增加新功能，很可能也得从头来过，很难做到设计的可重用

问题：　　我遇到了一个问题，希望能得到帮助。　　我在用FPGA（ALTERA 10K30）做仿真实验时，内部的计数器总是计数不正常，但是我在微机中用ModelSim仿真的结果是正确的，所以逻辑应该没有问题，问题出在FPGA，请教各位，我该如何解决这个问题。谢谢！　　I met a question,hope someone could do me a favor.　　when I used FPG

 LPM(Library Parameterized Modules)即参数化的宏功能模块库。应用这些功能模块库可以大大提高IC设计的效率。LPM标准在1990年被推出，1993年4月，LPM作为电子设计交换格式(EDIF)的附属标准，纳入了电子工业协会(EIA)的临时标准。在MAX+PLUS II 和 Quartus II中调用LPM库函数非常方便，用户既可以在图形输入法中直接调用，

这是一篇我的心得，写verilog的心得，啊，对于学习verilog设计FPGA的同学一定会有帮助的啊！　　　　 本人就例子来教大家怎样提取关键路径：　　　　 先解释一下什么叫关键路径　　　　 所谓关键路径就是，在电路中频繁调用，而且延迟过长，　　　　 或者产生意外的几率比较大的线路。　　　　 1：组合电路中的关键路径提取：　　　　 q=a&b&c|d&e&b;　　　　 这个很简单了，估计大家都会

 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。 如图1 。数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。 

用Quartus II + Verilog 做FPGA/CPLD设计/仿真的几个基本问题(自己总结的,对初学者有效) Topic 1. 对端口的准确理解 module test11 (clk, testin, testout); input      clk; input      testin; output     testout; reg        testout; ... endmod

52、用D触发器做个二分频的电路.又问什么是状态图。（华为）53、请画出用D触发器实现2倍分频的逻辑电路？（汉王笔试）54、怎样用D触发器、与或非门组成二分频电路？（东信笔试）直接D触发器Q反相输出接到数据输入55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分频？456、用filp

1、同步电路和异步电路的区别是什么？（仕兰微电子）2、什么是同步逻辑和异步逻辑？（汉王笔试）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、

 （1.东南大学国家专用集成电路系统工程技术研究中心，南京  2100962.南京经济学院计算机系，南京  210032）        摘  要：Clock shew是数字集成电路设计中一个重要的因素。本文比较了在同步电路设计中0clock shew和非0clock shew时钟分布对电路性能的影响，分析了通过调整时钟树中CLOCK SKEW来改善电路性能的方法，从而说明非0clock

《学Quartus II+Verilog三步走checklist》 作者: 汉青 //引用勿删出处http://mapleinfo.blog.dianyuan.com; //不断扩充整理中, 仅供学习参考. //**************************************************************** // 入门篇: (秋干勿燥,冬去春来) //*******

一、特点：C$m&/ q(`%z qGuest   同步复位：顾名思义，同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。否则，无法完成对系统的复位工作。用Verilog描述如下：8^!V x Z s ` hGuest            always @ (posedge clk) begin.BL C j a;f q eGuest                  if (!Rst_n

首先，我把我用到的软件说明一下。如果你发现根据我的操作，你还是解决不了ModelSim后仿真的问题，那就可能是软件版本的问题。1， ModelSim Se 6.1b2， Synplify Pro 7.5.13， ISE 5.2i  （这个是老了点）4， WindowsXP（这个应该没有多大的关系）   还有就是我使用的是verilog，我想VHDL的方法与verilog是差不多的，最多也就是在建库

规范很重要[52RD.com][52RD.com]   工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件[52RD.com]还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的[52RD.com]话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，[52RD.com]更不要说检错了；如果一个项目做了一半一个人走了，接班的估计得