FPGA文章
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zhongrg
主要涉及方向:IC设计与测试,健身,看书等.湖南大学
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PLD/FPGA 结构与原理初步(一)
PLD/FPGA 结构与原理初步(一)一.基于乘积项(Product-Term)的PLD结构 采用这种结构的PLD芯片有:Altera的MAX7000,MAX3000系列(EEPROM工艺),Xilinx的XC9500系列(Flash工艺)和Lattice,Cypress的大部分产品(EEPROM工艺)我们先看一下这种PLD的总体结构(以MAX7000为例,其他型号的结构与此都非常原创 2007-09-13 17:44:00 · 1419 阅读 · 0 评论 -
基于FPGA的USB2.0控制器设计
[01/06] 基于FPGA的USB2.0控制器设计 [折叠]原创 2007-10-15 17:34:00 · 1915 阅读 · 0 评论 -
如何用FPGA实现算法的硬件加速
当设计者试图从算法中获得最佳性能但软件方法已无计可施时,可以尝试通过硬件/软件重新划分来进行加速。FPGA易于实现软件模块和硬件模块的相互交换,且不必改变处理器或进行板级变动。本文阐述如何用FPGA来实现算法的硬件加速。 如果想从代码中获得最佳性能,方法包括优化算法、使用查找表而不是算法、将一切都转换为本地字长尺寸、使用注册变量、解开循环甚至可能采用汇编代码。如果所有这些都不奏效,可以转原创 2007-11-18 17:41:00 · 24837 阅读 · 1 评论 -
FPGA协处理器的优势(转载)
传统的、基于通用DSP处理器并运行由C语言开发的算法的高性能DSP平台,正在朝着使用FPGA预处理器和/或协处理器的方向发展。这一最新发展能够为产品提供巨大的性能、功耗和成本优势。 尽管优势如此明显,但习惯于使用基于处理器的系统进行设计的团队,仍会避免使用FPGA,因为他们缺乏必要的硬件技能,来将FPGA用作协处理器(图1)。不熟悉像VHDL和Verilog这样传统的硬件设计方法,限制或阻止了原创 2007-11-19 20:20:00 · 1739 阅读 · 0 评论 -
如何采用FPGA协处理器实现算法加速
当今的设计工程师受到面积、功率和成本的约束,不能采用GHz级的计算机实现嵌入式设计。在嵌入式系统中,通常是由相对数量较少的算法决定最大的运算需求。使用设计自动化工具可以将这些算法快速转换到硬件协处理器中。然后,协处理器可以有效地连接到处理器,产生“GHz”级的性能。 本文主要研究了代码加速和代码转换到硬件协处理器的方法。我们还分析了通过一个涉及到基于辅助处理器单元(APU)的实际图像显示案例的原创 2007-11-19 20:22:00 · 1990 阅读 · 0 评论 -
SOPC中自定义外设和自定义指令性能分析
作者:原创 2007-11-19 21:23:00 · 2903 阅读 · 0 评论 -
FPGA系统设计实战经验分享-硬件篇
这个帖子主要和大家介绍一些我们在FPGA硬件系统设计过程中遇到的问题和解决的方法。也欢迎大家一起参与讨论。主要涉及以下几个方面:1。芯片的选型 包括FPGA芯片的选型原则,外围芯片,比如存储器,电源,接口芯片等等选择的依据。我们会给大家推荐一些性能好,价格便宜而且好买到的芯片,节省你查询芯片的时间。2。原理图设计技巧 包括如果兼容不同型号的FPGA,保证系统设计的升级空间等。3。PCB的设计基原创 2008-03-17 20:03:00 · 2437 阅读 · 0 评论 -
] FPGA设计需注意的方方面面
不管你是一名逻辑设计师、硬件工程师或系统工程师,甚或拥有所有这些头衔,只要你在任何一种高速和多协议的复杂系统中使用了FPGA,你就很可能需要努力解决好器件配置、电源管理、IP集成、信号完整性和其他的一些关键设计问题。不过,你不必独自面对这些挑战,因为在当前业内领先的FPGA公司里工作的应用工程师每天都会面对这些问题,而且他们已经提出了一些将令你的设计工作变得更轻松的设计指导原则和解决方案。 I原创 2008-03-17 20:16:00 · 1584 阅读 · 0 评论 -
UART
UART: Universal Asynchronous Receiver/Transmitter,通用异步接收/发送装置,UART是一个并行输入成为串行输出的芯片,通常集成在主板上,多数是16550AFN芯片。因为计算机内部采用并行数据数据,不能直接把数据发到Modem,必须经过UART整理才能进行异步传输,其过程为:CPU先把准备写入串行设备的数据放到UART的寄存器(临时内存块)中,再通过F转载 2007-12-25 11:18:00 · 1644 阅读 · 0 评论 -
ARM、DSP、FPGA的技术特点和区别是什么
ARM(Advanced RISC Machines)是微处理器行业的一家知名企业,设计了大量高性能、廉价、耗能低的RISC处理器、相关技术及软件。ARM架构是面向低预算市场设计的第一款RISC微处理器,基本是32位单片机的行业标准,它提供一系列内核、体系扩展、微处理器和系统芯片方案,四个功能模块可供生产厂商根据不同用户的要求来配置生产。由于所有产品均采用一个通用的软件体系,所以相同的软件可在所有原创 2008-03-17 19:59:00 · 1126 阅读 · 0 评论 -
[转帖]我的FPGA开发体会
上次我写了篇体会,是做了一个项目后的,今天再谈谈我的体会,希望和大家共同学习. 1)在做项目前我对VHDL一无所知,心想是门语言而已,应该不太难,因为我的C/Assembly都是自学的,总把它想象成MCU那么容易,所以也就决定接项目做,谁知一碰才发现自己全错了,这种并行语言语法虽然简单,但之间的关系却复杂的多,我混头了;但既然自己已无法回头就硬着头皮往下做; 2)于是我就上网看论坛,所以先特别谢谢原创 2008-03-17 20:00:00 · 1240 阅读 · 1 评论 -
FPGA设计经验教训杂谈
做FPGA设计的工作也有一段时间了,有过问题迎刃而解的快乐,也有过苦苦寻求结果和答案的痛苦历程.现在就把我个人曾经在项目中经常遇到的问题和犯的错误总结一下.希望对大家有启示和帮助:1)FPGA和其他电路的接口部分的时序要处理好,要考虑到信号进入FPGA之前的线路延迟.要想清楚进入FPGA的数据和时钟的相位关系.2) 若FPGA设计中,有全数字锁相环,那么要用示波器测试一下全数字锁相环是否锁定.保证原创 2008-03-17 20:00:00 · 1069 阅读 · 0 评论 -
FPGA设计中关键问题的研究
随着FPGA(Field Programmable Gate Array)容量、功能以及可靠性的提高,其在现代数字通信系统中的应用日渐广泛。采用FPGA设计数字电路已经成为数字电路系统领域的主要设计方式之一 [1]。在信号的处理和整个系统的控制中,FPGA不但能大大缩减电路的体积,提高电路的稳定性,而且其先进的开发工具使整个系统的设计调试周期大大缩短 [2~3]。本文结合作者的经验和体会,指出FP原创 2008-03-17 20:10:00 · 1844 阅读 · 0 评论 -
FPGA设计中关键问题的研究
随着FPGA(Field Programmable Gate Array)容量、功能以及可靠性的提高,其在现代数字通信系统中的应用日渐广泛。采用FPGA设计数字电路已经成为数字电路系统领域的主要设计方式之一[1]。在信号的处理和整个系统的控制中,FPGA不但能大大缩减电路的体积,提高电路的稳定性,而且其先进的开发工具使整个系统的设计调试周期大大缩短[2~3]。本文结合作者的经验和体会,指出FPGA转载 2007-10-15 17:33:00 · 1164 阅读 · 0 评论 -
SignalTap Ⅱ嵌入式逻辑分析仪的使用
随着FPGA设计任务复杂性的不断提高,FPGA设计调试工作的难度也越来越大,在设计验证中投入的时间和花费也会不断增加。为了让产品更快投入市场,设计者必须尽可能减少设计验证时间,这就需要一套功能强大且容易使用的验证工具。Altera SignalTap Ⅱ逻辑分析仪可以用来对Altera FPGA内部信号状态进行评估,帮助设计者很快发现设计中存在问题的原因。Quartus Ⅱ软件中的Signal转载 2007-10-30 21:54:00 · 9166 阅读 · 4 评论 -
什么是JTAG及JTAG接口简介
1 JTAG(Joint Test Action Group;联合测试行动小组)是一种国际标准测试协议(IEEE 1149.1兼容),主要用于芯片内部测试。现在多数的高级器件都支持JTAG协议,如DSP、FPGA器件等。标准的JTAG接口是4线:TMS、TCK、TDI、TDO,分别为模式选择、时钟、数据输入和数据输出线。 JTAG最初是用来对芯片进行测试的,JTAG的基本原理是在器件内部定义转载 2007-09-18 10:21:00 · 6957 阅读 · 0 评论 -
cyclone器件, jtag和as下载模式
JTAG是直接烧到FPGA里面的,由于是SRAM,所以断电后要重烧;AS是烧到FPGA的配置芯片里保存的,每次上电就写到FPGA里;pof文件可以通过as方式下载(保证byteblasterII/usb blaster连接正确);sof文件或者转换的jic可以通过jtag方式下载;这两种下载模式使用的接口外形是完全一样的,要注意区分!转载 2007-09-21 17:31:00 · 3305 阅读 · 0 评论 -
组合逻辑电路的设计
在阎石老师的数字电子技术书中对组合逻辑电路的特点定义给出是“在组合逻辑电路中,任意时刻的输出仅仅取决于该时刻的输入,与电路原来的状态无关。”就是说在组合逻辑电路中输出与电路的历史状况没有关系,电路中不包括存储单元。表达组合逻辑的方法有三:真值表、逻辑表达式和电路原理图。在verilogHDL描述组合逻辑电路中,与真值表对应的是用户自定义原语;而与电路原理图相对应的是门级建模,有个绰号又叫结构化转载 2007-09-22 10:41:00 · 3338 阅读 · 0 评论 -
ByteBlaster MV Download Cable
简介ByteBlaster MV并口下载电缆可以用于Stratix II、Stratix GX、Stratix 、Cyclone? II Cyclone、APEX? II、APEX20K(包括APEX20K ,APEX20KE, APEX20KC) Mercury?、ACEX 1K、FLEX 10K(FLEX10KA和FLEX10KE)FLEX? 8000和FLEX 6000器件的在电路重配置转载 2007-09-20 17:31:00 · 2152 阅读 · 0 评论 -
常用CPLD/FPGA 标识的含义
CPLD/FPGA生产厂家多,系列、品种更多,各生产厂家命名、分类不一,给CPLD/FPGA的应用带来了一定的困难,但其标识也是有一定的规律的。下面对常用CPLD/FPGA 标识进行说明。1)CPLD/FPGA 标识概说CPLD/FPGA 产品上的标识大概可分为以下几类:(1)用于说明生产厂家的,如:ALTERA,Lattice,Xilinx是其公司名称。(2)注册商标,如:M转载 2007-09-21 11:55:00 · 5862 阅读 · 0 评论 -
FPGA知识 简介
FPGA是英文Field Programmable Gate Array的缩写,即现场可编程门阵列,它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。 FPGA采用了逻辑单元阵列LCA(Logic Cell Array)这样一个新概念,内部包括可配转载 2007-09-22 13:27:00 · 3929 阅读 · 0 评论 -
使用Flash Loader(JTAG模式)下载EPCS器件
一般来说Altera公司Cyclone或者CycloneII系列FPGA相应的配置器件会选择EPCS系列串行FLASH。一般使用AS模式下载EPCS系列器件。但有时候可能遇到AS模式不能成功下载的案例,原理图以及PCB板都是按照推荐电路设计,这时候我们可以通过Flash Loader检验EPCS器件是否良好。即通过JTAG方式下载EPCS系列器件。如果这种方式还是不能进行正确的AS模式的下载的话转载 2007-09-21 10:53:00 · 3333 阅读 · 0 评论 -
altera cyclone器件告别AS下载模式,直接用JTAG配置器件进行编程
看CYCLONE II的器件手册时,看到一段关于配置器件的描述:可以通过JTAG接口对串行配置器件进行编程,可是里面没有详细的使用方法,在altera的网站上找到了一些关于这个的资料 先介绍一下SFL:Serial Flash Loader,它是通过JTAG接口在系统编程(isp)串行配置器件。这种方法主要是通过FPGA作为一个JTAG与串行配置器件之间的桥梁,优点是能通过一个JTAG接口转载 2007-09-21 17:33:00 · 5206 阅读 · 0 评论 -
异步FIFO及FPGA设计
摘要:首先介绍异步FIFO的概念、应用及其结构,然后分析实现异步FIFO的难点问题及其解决办法;在传统设计的基础上提出一种新颖的电路结构并对其进行综合仿真和FPGA实现。 关键词:异步电路 FIFO 亚稳态 格雷码1 异步FIFO介绍在 现代的集成电路芯片中,随着设计规模的不断扩大,一个系统中往往含有数个时钟。多时钟域带来的一个问题就是,如何设计异步时钟之间的接口电路。异步 FI转载 2007-09-28 14:56:00 · 3369 阅读 · 0 评论 -
几个有关FPGA的概念(http://www.mcu123.com/news/Article/fpga/FPGA/200607/12.html)
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数字电路设计中的亚稳态及其解决方法
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。1.亚稳态发生的原因 在同步系统中,如果触发器的setup time / hold time不满足,就可能产转载 2007-10-22 12:51:00 · 13909 阅读 · 1 评论 -
锁存器与寄存器的区别
Buffer:缓冲区,一个用于促初速度不同步的设备或者优先级不同的设备之间传输数据的区域,通过缓冲区,可以使进程之间的相互等待变少,从而是从速度慢的设备读入数据是,速度快的设备的操作进程不发生间断。UDP;用户自定义基元;锁存器与寄存器的区别:什么是锁存器:由若干个钟控D触发器构成的一次能存储多位二进制代码的时序逻辑电路,叫锁存器。应用场合:数据有效迟后于时钟信号有效。这意转载 2007-10-25 15:22:00 · 6286 阅读 · 1 评论 -
LVDS接口是什么接口?
目前,有2种数字显示接口标准,一是由美国国家半导体公司(National Semiconductor,NS)推出的OpenLDI数字显示接口标准,另一个是由Silicon Image、Intel、Compaq、IBM、HP、NEC、Fujitsu等公司共同组成数字显示工作组(Digital Display Working Group,DDWG)推出的数字显示接口(Digital Visual In原创 2007-10-26 15:34:00 · 17511 阅读 · 0 评论 -
异步FIFO在系统中的使用
在嵌入式系统中,我们一般使用具有较强处理能力的微处理器,配合使用嵌入式操作系统来实现项目或者产品的设计。但在实际设计硬件或者是系统硬件平台设计时,经常会使用一些低速率的器件/外设。而这这些低速设备对于微处理和操作系统而言是异步事件。因此,需要使用中断触发。 对于带有操作系统与不带操作系统的系统比较,我们会发现,操作系统为我们的程序设计、维护和CPU的效率是带来了明显的好处和提高转载 2008-09-02 10:33:00 · 1443 阅读 · 0 评论