基于FPGA的SPI主机数据接收发送控制器

最新推荐文章于 2024-04-18 09:15:51 发布
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分类专栏： FPGA 文章标签： SPI FPGA Verilog
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/zhtysw/article/details/90646919
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引言：SPI是常用的板级通信协议，在FPGA板级通信中，许多重要的从器件都对SPI协议有所支持。因此，掌握SPI通信的FPGA片上实现对于FPGA工程开发具有重要的意义。本文设计了一个基于SPI模式0的主机通信控制器，系统性阐明了SPI设计的全流程。希望本文的设计能够对更多的人有所帮助。

一、SPI通信协议简介

1.物理层引线

SPI通信的最小结构为一主一从结构，主机向从机提供信号发送接收时钟SCLK。在物理实现中，主机与从机之间存有四根引线，即MOSI（主收从发）、MISO（主发从收）、SCK（通信时钟）、nSS（从机片选信号）。其中，通过在主机上增加片选信号输出端的数目，可以使得主机控制更多的从机，实现一主多从的SPI通信。

2.SPI四种模式

SPI通信协议规定了4钟工作模式，在实际应用中应当保证主机和从机工作在相同的工作模式下。SPI工作模式通过时钟极性CPOL和时钟相位CPHA联合指定。其中没时钟极性CPOL指定SCK在空闲状态时的电平，时钟极性CPHA指定在SCK的何种边缘进行数据采样。其标识如下：

 CPOL=1CPOL=0
CPHA=1MODE3:SCK空闲为高，上升沿采样MODE1:SCK空闲为低，下降沿采样
CPHA-0MODE2:SCK空闲为高，下降沿采样MODE0:SCK空闲为低，上升沿采样

 

其中，SPI中最常用的时模式0和模式2.

二、FPGA实现设计

由于我们设计的目标为SPI模式0主机控制器，因此我需要实现在SCK上升沿时对数据进行采样。由于在时钟上升沿进行数据采样，那么，接收/发送状态机的状态应当早于SCK时钟上升沿提前准备好接收/发送状态。

对于发送状态机，必须在SCK时钟上升沿到来前将需发送的数据在MOSI信号线上准备好。因此其状态的跳变应当较时钟上升沿到来更早。因此，本文设定发送状态机的在SCK时钟的下降沿进行状态变换，在SCK的低电平中心将需发送的数据压至MOSI线上。

对于接收状态机，为了保证状态跳变的一致性，也采用SCK下降沿进行状态跳变时刻。接收状态机在SCK上升沿时将数据采集至接收缓冲口，并在采集完一字节数据后生成信号标志脉冲。这个脉冲将保持一个SCK周期以供FPGA其余模块识别。

对于SPI主机控制器，另一个重要的模块是称之为control的控制模块，它是用来生成SCK时钟与nSS片选信号的模块。由于本文设计只有一个从机，因此只单纯的控制nSS的电平，不对多条nSS进行选择控制。SCK时钟的生成也是依靠状态机，其机理为当状态机处于IDLE空闲状态时，检测到读/写请求，在时钟相位变为下降沿时进入工作状态，并输出8个完整的SCK时钟。此后，状态机转入STOP状态，并在一个周期内检测是否有新的请求信号到来，若无抵达空闲状态，若有，转入工作状态。

本文设计的代码如下，如果要修改SPI工作模式，请根据头文件的相位定义修改代码：

module SPI(
    clk,rst_n,miso,mosi,sclk,ss_n,wr,rd,data_wr,data_rd,wr_req,rd_req
    );
input clk;                                          //时钟信号，设定为50MHz
input rst_n;                                        //异步复位同步释放
//SPI接口信号
input miso;                                         //主收从发信号
output mosi;                                        //主发从收信号
output sclk;                                        //SPI发送接收时钟SCLK
output ss_n;                                        //SPI从设备片选信号
//功能指示与数据传输信号
output wr;                                          //SPI主机发送空闲信号
output rd;                                          //SPI主机接收缓冲区数据可读信号
input[7:0]data_wr;                                  //需通过SPI主机发送的数据
input wr_req;                                       //SPI主机数据发送请求信号
input rd_req;                                       //SPI主机读读从机数据请求信号
output[7:0]data_rd;                                 //SPI主机接收机缓冲区数据
//
wire[8:0]phase;                                     //SCLK时钟相位值
wire[3:0]cnt;                                       //发送/接收字节计数器
//
//控制模块:片选信号及SCLK时钟信号控制
control U1(
    .clk(clk),                                      //时钟信号
    .rst_n(rst_n),                                  //全局复位信号
    .sclk(sclk),                                    //SCLK时钟信号
    .ss_n(ss_n),                                    //从机片选信号
    .phase(phase),                                  //SCLK时钟相位信息
    .wr_req(wr_req),                                //主机写请求
    .rd_req(wr_req),                                //主机读请求
    .cnt(cnt)                                       //字节计数器
    );
//
//发送模块
spi_tx U2(
    .clk(clk),                                      //
    .rst_n(rst_n),                                  //
    .wr_req(wr_req),                                //写请求信号
    .data_wr(data_wr),                              //写数据
    .phase(phase),                                  //SCLK相位
    .wr(wr),                                        //SPI主机发送空闲信号
    .mosi(mosi),                                    //主发从收信号
    .cnt(cnt)                                       //字节计数器
    );
//
//接收模块
spi_rx U3(
    .clk(clk),                                      //
    .rst_n(rst_n),                                  //
    .rd_req(rd_req),                                //读请求信号
    .data_rd(data_rd),                              //读数据
    .phase(phase),                                  //SCLK相位
    .rd(rd),                                        //SPI主机接收缓冲可读信号
    .miso(miso),                                    //主收从发信号
    .cnt(cnt)                                       //字节计数器
    );
//
endmodule
`include "global_definition.v"
module control(
    clk,rst_n,sclk,ss_n,phase,wr_req,rd_req,cnt
    );
input clk;
input rst_n;
output reg sclk;                            //SCLK时钟信号
output reg ss_n;                            //从机片选信号
output reg[8:0]phase;                       //SCLK时钟相位
input wr_req;                               //主机写请求
input rd_req;                               //主机读请求
output cnt;                                 //字节计数器
///
reg[1:0]state;                               //状态机
reg[1:0]next_state;                          //下一状态
//状态机状态变换尽可能贴合BCD码变换顺序，以减少电路成本并降低组合逻辑风险
parameter IDLE = 2'b00;                     //空闲状态
parameter WORK = 2'b01;                     //工作状态
parameter STOP = 2'b11;                     //停止状态
reg[3:0]cnt;                                 //并串转换计数器
///
//相位计数器
always@(posedge clk or negedge rst_n)
    if(!rst_n)  phase <= 9'd0;
    else if(phase == 9'd499) phase <= 9'd0;     //分频数500，SPI时钟速率100KHz
    else phase <= phase + 9'd1;
///
//状态机转移
always@(posedge clk or negedge rst_n)
    if(!rst_n)  state <= IDLE;
    else if(`SCLK_NEG)state <= next_state;      //状态只在SCLK时钟下降沿时改变
    else state <= state;
///
//状态组合判定
always@(wr_req or rd_req or cnt)
    case(state)
    IDLE : if(wr_req||rd_req)  next_state <= WORK;          //空闲状态遭遇读/写请求，下次状态发生改变
            else next_state <= IDLE;
    WORK : if(cnt == 4'd8)  next_state <= STOP;             //发送/接收一字节数据后，状态转移至STOP
            else next_state <= WORK;
    STOP : if(wr_req||rd_req)   next_state <= WORK;         //在STOP状态下，若观测到请求，则继续工作，否则休眠
            else next_state <= IDLE;
    default : next_state <= IDLE;
    endcase
///
//状态机输出
always@(posedge clk or negedge rst_n)
    if(!rst_n)begin
        sclk <= 1'b0;
        ss_n <= 1'b1;
        cnt <= 4'd0;
    end
    else begin
        case(state)
        IDLE : begin
                    sclk <= 1'b0;
                    ss_n <= 1'b1;
                    cnt <= 4'd0;
                end
        WORK : begin
                    ss_n <= 1'b0;
                    if(`SCLK_POS)begin                  //时钟上升沿
                        sclk <= 1'b1;                   //SCLK时钟拉高
                        cnt <= cnt + 4'd1;              //字节计数器加一
                    end
                    else if(`SCLK_NEG)sclk <= 1'b0;     //
                    else sclk <= sclk;         
                end
        STOP : begin
                    cnt <= 4'd0;
                    sclk <= 1'b0;
                    ss_n <= 1'b1;
                end
        default : begin
                        cnt <= 4'd0;
                        sclk <= 1'b0;
                        ss_n <= 1'b1;
                    end
        endcase
    end
        
///
endmodule
`include "global_definition.v"

module spi_tx(
    clk,rst_n,wr_req,data_wr,phase,wr,mosi,cnt
    );
input clk;
input rst_n;
input wr_req;               //主机写请求信号
input[7:0]data_wr;          //写数据
input[8:0]phase;            //SCLK相位
output reg wr;              //写空闲标志
output reg mosi;            //主发从收信号
input[3:0]cnt;              //字节计数器

reg[1:0]state;
reg[1:0]next_state;
parameter IDLE = 2'b00;
parameter WORK = 2'b01;
parameter STOP = 2'b11;

//状态机转移
always@(posedge clk or negedge rst_n)
    if(!rst_n) state <= IDLE;
    else if(`SCLK_NEG) state <= next_state;

//状态组合判定
always@(wr_req or cnt)
    case(state)
    IDLE : if(wr_req) next_state <= WORK;
            else next_state <= IDLE;
    WORK : if(cnt == 4'd8)  next_state <= STOP;
            else next_state <= WORK;
    STOP : if(wr_req) next_state <= WORK;
           else next_state <= IDLE;
    default :   state <= IDLE;
    endcase   

//状态机输出
always@(posedge clk or negedge rst_n)
    if(!rst_n)begin
        mosi <= 1'b0;
        wr <= 1'b1;
    end
    else begin
    case(state)
    IDLE :  begin
                mosi <= 1'b0;
                wr <= 1'b1;
            end
    WORK :  begin                               //在SCLK下降沿状态改变后，紧跟
                if(`SCLK_LOW)begin              //SCLK低电平时将数据放置总线上
                    case(cnt)
                    4'd0 : mosi <= data_wr[7];
                    4'd1 : mosi <= data_wr[6];
                    4'd2 : mosi <= data_wr[5];
                    4'd3 : mosi <= data_wr[4];
                    4'd4 : mosi <= data_wr[3];
                    4'd5 : mosi <= data_wr[2];
                    4'd6 : mosi <= data_wr[1];
                    4'd7 : mosi <= data_wr[0];
                    default : mosi <= 1'b0;
                    endcase
                end
                wr <= 1'b0;
            end
    STOP :  begin
                wr <= 1'b1;
                mosi <= 1'b0;
            end
    default :   begin
                    wr <= 1'b1;
                    mosi <= 1'b0;
                end
    endcase
    end

endmodule
`include "global_definition.v"

module spi_rx(
    clk,rst_n,rd_req,data_rd,phase,rd,miso,cnt
    );
input clk;
input rst_n;
input rd_req;               //主机读请求信号
output reg[7:0]data_rd;     //读出数据
input[8:0]phase;            //SCLK相位
output reg rd;              //读数据有效标志
input miso;                 //主收从发信号
input[3:0]cnt;              //字节计数器

reg[1:0]state;
reg[1:0]next_state;
parameter IDLE = 2'b00;
parameter WORK = 2'b01;
parameter STOP = 2'b11;

//状态机转移
always@(posedge clk or negedge rst_n)
    if(!rst_n) state <= IDLE;
    else if(`SCLK_NEG) state <= next_state;

//状态组合判定
always@(rd_req or cnt)
    case(state)
    IDLE : if(rd_req) next_state <= WORK;
            else next_state <= IDLE;
    WORK : if(cnt == 4'd8)  next_state <= STOP;
            else next_state <= WORK;
    STOP : if(rd_req) next_state <= WORK;
           else next_state <= IDLE;
    default :   state <= IDLE;
    endcase   

//状态机输出
always@(posedge clk or negedge rst_n)
    if(!rst_n)begin
        rd <= 1'b0;
        data_rd <= 8'd0;
    end
    else begin
    case(state)
    IDLE :  begin
                rd <= 1'b0;
                data_rd <= 8'd0;
            end
    WORK :  begin                               //在SCLK下降沿状态改变后，紧跟
                if(`SCLK_POS)begin              //SCLK上升沿时读取总线上数据
                    case(cnt)
                    4'd0 : data_rd[7] <= miso;
                    4'd1 : data_rd[6] <= miso;
                    4'd2 : data_rd[5] <= miso;
                    4'd3 : data_rd[4] <= miso;
                    4'd4 : data_rd[3] <= miso;
                    4'd5 : data_rd[2] <= miso;
                    4'd6 : data_rd[1] <= miso;
                    4'd7 : data_rd[0] <= miso;
                    default : data_rd <= 8'd0;
                    endcase
                end
                rd <= 1'b0;
            end
    STOP :  begin
                rd <= 1'b1;
            end
    default :   begin
                    rd <= 1'b0;
                    data_rd <= 8'd0;
                end
    endcase
    end

endmodule

头文件如下：

`define SCLK_POS (phase == 9'd499)                 //定义SCLK上升沿
`define SCLK_HIG (phase == 9'd124)                 //定义SCLK高电平
`define SCLK_NEG (phase == 9'd249)                 //定义SCLK下降沿
`define SCLK_LOW (phase == 9'd374)                 //定义SCLK低电平

三、仿真结果

造化天运
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专栏目录
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Dokin
01-10 5217
目录 1.硬件方案 2.SPI通信问题 3.DMA超时检测机制 4.半双工通信 5.从机部分代码 6.注意事项 1.硬件方案 由于项目中单片机的串口资源不够，所以使用SPI来代替串口，通信双方分别是Hi3516EV300和STM32L051，前者作为SPI主机，后者作为SPI从机。硬件连接关系如下图所示。 SPI主从机硬件连接关系 SPI通信需要由主机发起，也就是由主机产生CLK，从机被动应答，那么当从机需要主动发送数据的时候怎么办呢？办法就是用额外的引脚来告知主机来取数据，这个引脚在
详解SPI通信协议以及FPGA实现
最新发布
主要分享学习中的知识和遇到的问题
04-18 1824
SPI（Serial Peripheral Interface）是一种同步串行全双工的通信接口，常用于在微控制器、传感器、存储器和其他外部设备之间进行数据交换。SPI 的接口速度可以最高到上百兆，采用 SPI 接口的设备一般兼顾低速通信和上百兆的高速通信。
FPGA实现SPI通信编写与实现（包含源代码和仿真）
icekoor的专栏
08-25 9462
首先推荐大家直接去开源网站下载程序代码，直接搜索想要的代码，然后根据排名先后下载即可，程序一般都比较规范，标注也详细，学习起来不容易走弯路。测试代码选用nematoli/SPI-FPGA-VHDL，包含了主机程序、从机程序和激励文件（原有的不完整，后续了些内容），下面位程序的源代码，同时提供了modolsim仿真用的do文件。 ......
基础SPI协议的FPGA实现（兼顾SPI4种模式）—Verilog
qq_50961387的博客
11-20 2908
兼顾SPI的4种模式的FPGA的实现。有助于萌新对SPI协议的模式，时序理解。
SPI中从控如何给某个从设备发送信息？
Soar_dream的博客
03-10 995
SPI中从控如何给某个从设备发送信息？（比如SPI总线上有多个相同的设备A,B,C设备，那么它如此那信息传送给C，而不是A,B） 1. 首先对于软件人言，不需要很详细的了解硬件的整个细节，但要概括的知道这个协议是怎么工作的，下面作概要的整理，以备以后查看。 2.大概的工作原理过程是：主控端发送信息包（指令、地址(软件事先是知道设备的地址)、数据）发送到SPI总线上，然后，如果使能(从设备上有片选引脚)的从设备，它就会去检查信息包的中的地址，如果与自己的match,就接收信息，如果不是就不处理，信息包传.
【FPGA】SPI协议
kissdragan的博客
12-02 3958
SPI(Serial Perripheral Interface, 串行外围设备接口)是 Motorola 公司推出的一种同步串行接口技术。SPI 总线在物理上是通过接在外围设备微控制器(PICmicro) 上面的微处理控制单元 (MCU) 上叫作同步串行端口(Synchronous Serial Port) 的模块(Module)来实现的, 它允许 MCU 以全双工的同步串行方式, 与各种外围设备进行高速数据通信。SPI接口主要应用在EEPROM、FLASH、实时时钟，AD转换器以及数字信号处理器和数字信
fpga控制spi flash,fpga控制spiflashm25p64,Verilog
09-11
SPI是一种串行通信协议，由主机（通常为FPGA或微控制器）和从机（如SPI Flash）组成。SPI协议通常包含四个信号线：时钟（SCK）、主设备输入/从设备输出（MISO）、主设备输出/从设备输入（MOSI）和片选（CS或SS）。...
FPGA SPI (主机) 代码实现
08-29
SPI（Serial Peripheral Interface）是一种广泛应用于微控制器与外部设备间通信的串行接口，具有简单、高效的特点。在FPGA（Field-Programmable Gate Array）设计中，SPI接口的实现通常涉及到主机（Master）模式，它...
FPGA实现SPI接口控制
12-14
SPI（Serial Peripheral Interface）是一种广泛应用于微控制器与外部设备间通信的串行接口，具有简单、高效、低功耗的特点。在本项目中，我们利用FPGA（Field-Programmable Gate Array）来实现SPI接口的控制，可以...
基于FPGA的串行外围接口SPI设计与实现
08-08
SPI（Serial Peripheral Interface）是一种常见的同步串行通信接口，广泛应用于微控制器和各种外围设备之间的通信。SPI总线包括主机（Master）和从机（Slave）两个角色，通过四条信号线：SCK（时钟），MOSI（主机...
一文搞懂SPI通信协议
热门推荐
不脱发的程序猿
04-23 12万+
SPI是串行外设接口（Serial Peripheral Interface）的缩写，是美国摩托罗拉公司（Motorola）最先推出的一种同步串行传输规范，也是一种单片机外设芯片串行扩展接口，是一种高速、全双工、同步通信总线，所以可以在同一时间发送和接收数据，SPI没有定义速度限制，通常能达到甚至超过10M/bps。
FPGA主SPI与STM32从机通信
yin_lijun的博客
07-24 1858
不说一些SPI原理之类的废话，浪费空间。我使用的硬件环境为STM32F407VET6和DE0-nano，长什么样子如下图。使用cubemx配置工程，FPGA使用Quartus软件，时序仿真图如下FPGA的SPI主机代码txd_signal信号为上升沿触发，led0，1，2为调试灯，可去掉。一个SCK周期为16个clk周期，我测试时使用50MHz晶振，故SPI时钟为3.125MHz。需要改动通信速率可以通过改动cnt1相关值改变。时钟相位参考STM32从机配置//时钟极性高，采样沿上升沿。
FPGA学习笔记——SPI协议解析及简易实现
蓝藻的博客
10-25 758
SPI 全称为Serial Peripheral interface（串行外设接口），串行同步通讯。SPI是一种高速的，全双工（同时发送和接收），同步的通信总线，并且在芯片的管脚上只占用四根线，可以节约管脚，节省空间。SPI主要应用在 EEPROM，FLASH，ADC/DAC，还有数字信号处理器和数字信号解码器之间。
FPGA模块——SPI协议（读写FLASH）
Treasureljc的博客
11-25 3967
有个输入时序的要求 开始时CS拉低等待（tSLCH要求最小5ns）再开始， 结束时CS拉高等待（tSHSL用100ns ）再进行下一次操作。写使能：开始时CS拉低等待（tSLCH要求最小5ns）再开始，结束时CS拉高等待（tSHSL取100ns ）再进行下一次操作。方便进行读取和局部操作。100m时钟和clk_cnt配合进行数据的读取和输出（clk_cnt有等于1和0的时候）主机和从机在时钟上升沿放入要输出的数据，在时钟下降沿读取要输入的数据。数据写多了会把之前的数据覆盖掉，要判断操作是否完成。
fpga spi 主机
07-28
FPGA(SPI)主机是指使用FPGA作为系统中的主控制器，并通过SPI(Serial Peripheral Interface)协议与其他外设进行通信的设备。 FPGA是可编程逻辑器件，它可以通过编程实现各种功能的硬件设计。作为主机，FPGA可以发出控制信号并接收外设的数据。而SPI是一种串行通信协议，被广泛用于连接各种外设（如存储器、传感器、显示屏等）与主控制器之间。 在FPGA(SPI)主机中，FPGA通过SPI总线与外设进行通信。它可以作为SPI总线的主设备（即主机），负责发起传输请求和控制传输的时序，也可以作为从设备接收来自其他主机发送的数据。 SPI主机通过发送一系列的控制和数据信号来与外设进行通信。它通过发送时钟信号时序和数据信号时序来控制外设的读写操作。FPGA主机在发送数据时，会先发送控制信号（如片选信号），然后按照设定的时钟频率通过数据线发送数据。而接收数据时，FPGA主机会监听外设发送的数据信号，并在时钟的上升沿读取数据。 使用FPGA作为SPI主机有很多优势。首先，FPGA具备可编程性，可以根据不同的应用需求实现定制化的功能和时序控制。其次，FPGA具有较高的并行处理能力，可以同时与多个外设进行通信，提高系统的性能和效率。此外，FPGA主机还可以通过重新编程实现对通信协议和数据格式的灵活支持。 综上所述，FPGA(SPI)主机是一种采用FPGA作为系统主控制器，通过SPI协议与其他外设进行通信的设备。它通过发送控制和数据信号来控制外设的读写操作，实现与外设的数据交换。使用FPGA作为SPI主机可以实现定制化、高性能和灵活的通信能力。
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