在编写tb文件的时候遇到一个报错,提示
Extra semicolon found. This is permitted in SystemVerilog, but not permitted in Verilog.
发现额外的分号,这在系统Verilog语言中是允许的,但是Verilog中不允许这样做
检查代码的确发现了这样的错误:
在使用整行编辑的时候不小心把分号多写了一行,这样是无法通过编译的。
经过修改后编译正常通过
在编写tb文件的时候遇到一个报错,提示
Extra semicolon found. This is permitted in SystemVerilog, but not permitted in Verilog.
发现额外的分号,这在系统Verilog语言中是允许的,但是Verilog中不允许这样做
检查代码的确发现了这样的错误:
在使用整行编辑的时候不小心把分号多写了一行,这样是无法通过编译的。
经过修改后编译正常通过