Debussy与modelsim仿真问题（systemverilog和verilog）

最新推荐文章于 2023-05-26 10:21:54 发布
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分类专栏： FPGA 文章标签： debussy modelsim systemverilog
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1.# ** Error: ../../code/Rtl/send_to_lvds_n.v(167): A begin/end block was found with an empty body.  This is permitted in SystemVerilog, but not permitted in Verilog.  Please look for any stray semicolons.

 

问题原因 提示行 多了一组 “；”

oFFCo
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