HDLbits刷题记录之Module add

HDLbits刷题记录之Module add

先上题目给的电路图
从图中可知，输入两个32位的a和b，a和b的低16位放在add16_1，高16位放在add16_2。将两个16位的sum，进行拼接得到最后的sum。
代码如下：

module top_module(
    input [31:0] a,
    input [31:0] b,
    output [31:0] sum
);
    wire [15:0] sum_di,sum_gao;
    wire [0:0] cin_di=0,cout_di,cout_gao;
    add16 add16_1(.a(a[15:0]), .b(b[15:0]), .cin(cin_di), .sum(sum_di), .cout(cout_di) );
    add16 add16_2(.a(a[31:16]), .b(b[31:16]), .cin(cout_di), .sum(sum_gao), .cout(cout_gao) );
    assign sum = {sum_gao,sum_di};
    
endmodule

总结思考：

其实本菜鸡本来以为题目说的不考虑进位，是指输入进位和输出进位全部为0，于是乎，我就自己定义了四个cin和cout，虽然运行成功，但是测试的例子中显示，有一些是错误的。因此是我理解错误，所以就把低位的进位输出，作为高位加法的进位输入。这样才全部正确，并且之前还没有声明过一位的wire变量，还真的可以用[0:0]来声明。