基于FPGA的图像边缘检测实现(二)

最新推荐文章于 2024-07-13 10:46:27 发布
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分类专栏： FPGA实现边缘检测
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/zwl_liang/article/details/105084434
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一、 主要内容：对SCCB模块做下简要的说明

二、 SCCB是串行摄像机控制总线协议(Serial Camera Control Bus
)的英文简称 ，它控制着摄像头大部分的功能，包括图像数据格式、分辨率以及图像处理参数等 ，它有两线和三线两种，3线SCCB接口可以对多个从器件控制，两线只能控制一个从机，本次只控制一个OV7670摄像头，用两线的SCCB即可对摄像头进行配置。

三、 下图是两线模式的基本时序图，其中SIO_C是时钟线，本工程设为100KHz，SIO_D为数据线，开始时，SIO_D信号拉低到SIO_C拉低之间的时间间隔要大于100ns；结束时，SIO_D拉高到SIO_C拉高时间间隔要大于100ns。SIO_D的数据在SIO_C低电平开始变化

SCCB基本时序图
四、 读写流程
1、字节格式
字节格式
2. 写 一般在写寄存器的过程中先发送设备的ID地址（ID Address），然后发送写数据的目地寄存器地址（Sub_address），最后发送要写入的数据（Write Data），本次工程使用的是OV7670，其中Address=8’h42，Sub_addr=8’h12，wdata=8’h04，x为都置1.
3.读 读如下图所示，其中Address(W)=8’h42，Sub_addr=8’h12，Address®=8’h43，最后数据FPGA可以从SIO_D中读取到数据
在这里插入图片描述
五、下表为此模块的接口信号列表
在这里插入图片描述
六、verilog代码

/***********Filename ﹕sccb .v**************

************Author ﹕Wenliang Zhou*********

************Description ﹕SCCB**********

************Revision time﹕2019.08.02**********

************Email  2253226757@qq.com﹕**********

***********/

module sccb(
    clk       ,
    rst_n     ,
    ren       ,
    wen       ,
    sub_addr  ,
    rdata     ,
    rdata_vld ,
    wdata     ,
    rdy       ,
    sio_c     ,
    sio_d_r   ,
    en_sio_d_w,
    sio_d_w         
);

    //锟斤拷锟斤拷锟斤拷锟斤拷
    parameter      SIO_C  = 120 ; 

    //输入引脚定义
    input               clk      ;//25m
    input               rst_n    ;
    input               ren      ;
    input               wen      ;
    input [7:0]         sub_addr ;
    input [7:0]         wdata    ;
	input               sio_d_r   ;
    //输出引脚定义
    output[7:0]         rdata    ;
    output              rdata_vld;
    output              sio_c    ;//208kHz
    output              rdy      ;
    output              en_sio_d_w;
    output              sio_d_w   ;
   
    
    reg [7:0]           rdata    ;
    reg                 rdata_vld;
    reg                 sio_c    ;
    reg                 rdy      ;
	reg                 en_sio_d_w;
    reg                 sio_d_w   ;

    //定义
    reg  [7:0]          count_sck     ;
    reg  [4:0]          count_bit     ;
    reg  [1:0]          count_duan    ;
    reg                 flag_r        ;
    reg                 flag_w        ;
    reg  [4:0]          bit_num       ;
    reg  [1:0]          duan_num      ;
    reg  [29:0]         out_data      ;

    wire                add_count_sck ;
    wire                end_count_sck ;
    wire                add_count_bit ;
    wire                end_count_bit ;
    wire                add_count_duan;
    wire                end_count_duan;
    wire                sio_c_h2l     ;
    wire                sio_c_l2h     ;
    wire                en_sio_d_w_h2l;
    wire                en_sio_d_w_l2h;
    wire                out_data_time ;
    wire                rdata_time    ;
    wire [7:0]          rd_com        ;
    
    always  @(posedge clk or negedge rst_n)begin
        if(rst_n==1'b0)begin
            count_sck <= 0;
        end
        else if(add_count_sck)begin
            if(end_count_sck)begin
                count_sck <= 0;
            end
            else begin
                count_sck <= count_sck + 1;
            end
        end
    end

    assign add_count_sck = flag_r || flag_w;
    assign end_count_sck = add_count_sck && count_sck == SIO_C-1;

    always  @(posedge clk or negedge rst_n)begin
        if(rst_n==1'b0)begin
            count_bit <= 0;
        end
        else if(add_count_bit)begin
            if(end_count_bit)begin
                count_bit <= 0;
            end
            else begin
                count_bit <= count_bit + 1;
            end
        end
    end

    assign add_count_bit = end_count_sck;
    assign end_count_bit = add_count_bit && count_bit == bit_num+2-1;

    always  @(posedge clk or negedge rst_n)begin
        if(rst_n==1'b0)begin
            count_duan <= 0;
        end
        else if(add_count_duan)begin
            if(end_count_duan)begin
                count_duan <= 0;
            end
            else begin
                count_duan <= count_duan + 1;
            end
        end
    end

    assign add_count_duan = end_count_bit;
    assign end_count_duan = add_count_duan && count_duan == duan_num-1;

    always  @(posedge clk or negedge rst_n)begin
        if(rst_n==1'b0)begin
            flag_r <= 0;
        end
        else if(ren)begin
            flag_r <= 1;
        end
        else if(end_count_duan)begin
            flag_r <= 0;
        end
    end

    always  @(posedge clk or negedge rst_n)begin
        if(rst_n==1'b0)begin
            flag_w <= 0;
        end
        else if(wen)begin
            flag_w <= 1;
        end
        else if(end_count_duan)begin 
            flag_w <= 0;
        end
    end

    always  @(*)begin
        if(flag_r)begin
            bit_num = 21;
            duan_num = 2;
        end
        else if(flag_w)begin
            bit_num = 30;
            duan_num = 1;
        end
        else begin
            bit_num = 1;
            duan_num = 1;
        end
    end

    always  @(posedge clk or negedge rst_n)begin
        if(rst_n==1'b0)begin
            sio_c <= 1;
        end
        else if(sio_c_h2l)begin
            sio_c <= 0;
        end
        else if(sio_c_l2h)begin
            sio_c <= 1;
        end
    end

    assign sio_c_h2l = count_bit >= 0 && count_bit < (bit_num-2) && add_count_sck && count_sck == SIO_C-1;
    assign sio_c_l2h = count_bit >= 1 && count_bit < bit_num && add_count_sck && count_sck == SIO_C/2-1;


    always @ (*)begin
        if(flag_r)begin
            out_data <= {1'h0,rd_com,1'h1,sub_addr,1'h1,1'h0,1'h1,9'h0};
        end
        else if(flag_w)begin
            out_data <= {1'h0,8'h42,1'h1,sub_addr,1'h1,wdata,1'h1,1'h0,1'h1};
        end
        else begin
            out_data <= 0;
        end
    end

    assign rd_com = (flag_r && count_duan == 0)? 8'h42 : 8'h43;

    always  @(posedge clk or negedge rst_n)begin
        if(rst_n==1'b0)begin
            en_sio_d_w <= 0;
        end
        else if(ren || wen)begin
            en_sio_d_w <= 1;
        end
        else if(end_count_duan)begin
            en_sio_d_w <= 0;
        end
        else if(en_sio_d_w_h2l)begin
            en_sio_d_w <= 0;
        end
        else if(en_sio_d_w_l2h)begin
            en_sio_d_w <= 1;
        end
    end

    assign en_sio_d_w_h2l = flag_r && count_duan == 1 && count_bit == 10 && add_count_sck && count_sck == 1-1;
    assign en_sio_d_w_l2h = flag_r && count_duan == 1 && count_bit == 18 && add_count_sck && count_sck == 1-1;

    always  @(posedge clk or negedge rst_n)begin
        if(rst_n==1'b0)begin
            sio_d_w <= 1;
        end
        else if(out_data_time)begin
            sio_d_w <= out_data[30-count_bit-1];
        end
    end

    assign out_data_time = count_bit >= 0 && count_bit < bit_num && add_count_sck && count_sck == SIO_C/4-1;

    always  @(posedge clk or negedge rst_n)begin
        if(rst_n==1'b0)begin
            rdata <= 0;
        end
        else if(rdata_time)begin
            rdata[17-count_bit] <= sio_d_r;
        end
    end

    assign rdata_time = flag_r && count_duan==1 && count_bit>=10 && count_bit<18 && add_count_sck && count_sck==SIO_C/4*3-1;

    always  @(posedge clk or negedge rst_n)begin
        if(rst_n==1'b0)begin
            rdata_vld <= 0;
        end
        else if(flag_r && end_count_duan)begin
            rdata_vld <= 1;
        end
        else begin
            rdata_vld <= 0;
        end
    end

    always  @(*)begin
        if(ren || wen || flag_r || flag_w)begin
            rdy = 0;
        end
        else begin
            rdy = 1;
        end
    end

endmodule

六、

亮子量子
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专栏目录
算法系列：基于 FPGA 的图像边缘检测系统设计（sobel算法）
01-21 3828
算法系列：基于 FPGA 的图像边缘检测系统设计（sobel算法） 今天给大侠带来基于 FPGA 的图像边缘检测设计，话不多说，上货。 设计流程如下： mif文件的制作→ 调用ip核生成rom以及仿真注意问题→ 灰度处理→ 均值滤波：重点是3*3 像素阵列的生成→ sobel边缘检测→ 图片的显示→ 结果展示 。 一、mif文件的制作 受资源限制，将图片像素定为 160 * 120，将图片数据制成 mif 文件，对 rom ip 核进行初始化。mif文件的制作方法网上有好多办法，因此就不再叙.
基于FPGA的图像边缘检测
xyf_fate的博客
10-07 7279
基于FPGA，摄像头实时采集图像数据，经过图像处理、乒乓缓存，通过vga显示
FPGA图像边缘检测：原理、实现与关键技术详解
最新发布
kiingking的博客
07-13 367
图像边缘检测是图像处理中的一项基本任务，用于识别图像中对象的边界。边缘检测算法通常基于灰度图像，通过分析像素之间的灰度变化来定位边缘。常见的边缘检测算法包括Sobel算子、Canny算子等。在FPGA上的实现，这些算法可以被硬件化，以实现高速、实时的图像处理。通过在FPGA上实现图像边缘检测，可以充分利用硬件并行性，达到实时处理大量图像数据的目的，适用于对响应速度和处理能力有高要求的应用场景。FPGA实现的关键点。
基于 FPGA 的图像边缘检测
weixin_30731305的博客
08-18 540
本文主要内容是实现图像的边缘检测功能 目录 mif文件的制作 调用 ip 核生成rom以及在 questasim 仿真注意问题 灰度处理 均值滤波：重点是3*3 像素阵列的生成 sobel边缘检测 图片的显示 结果展示 ...
基于FPGA的实时图像边缘检测系统设计（中）
07-04 2954
今天给大侠带来基于FPGA的实时图像边缘检测系统设计，由于篇幅较长，分三篇。今天带来第二篇，中篇，话不多说，上货。 导读 随着科学技术的高速发展，FPGA在系统结构上为数字图像处理带来了新的契机。图像中的信息并行存在，因此可以并行对其施以相同的操作，使得图像处理的速度大大提高，这正好适合映射到FPGA架构中用硬件算法得以实现。 本篇阐述了基于FPGA设计一个能够实时采集、实时处理并实时显示的数字图像处理系统的设计思想和流程，分析了摄像头接口的时序；阐述了图像...
FPGA 图像边缘检测（Canny算子）
小pp的博客
03-28 1113
【代码】FPGA 图像边缘检测（Canny算子）
基于FPGA图像边缘检测的设计与实现.pdf
07-13
总体来说，基于FPGA的图像边缘检测系统能够实现快速的数据处理，并在硬件层面上验证算法的实用性。这种设计展示了硬件开发在图像处理技术中的潜力，并为相关领域的研究者提供了有价值的参考和专业指导。
基于FPGA的实时图像边缘检测系统设计.rar
06-16
图像矩阵[122 68 117 151 115 141 123 153 87] x方向算子[-1 0 +1 -2 0 +2 -1 0 +1] y方向算子[+1 +2 +1 0 0 0 -1 -2 -1] Gx_temp1 = 117 + 141*2 + 87 = 486 Gx_temp2 = 122 + 151*2 + 123 = 547 Gx_data = ...
基于FPGA的图像边缘检测及显示.pdf
05-13
"基于FPGA的图像边缘检测及显示" 本设计基于XILINX FPGA XC6SLX9芯片，实现图像边缘检测及显示。图像处理技术是自动化技术与应用的核心组件之一，图像边缘检测是图像处理技术中最重要的部分之一。图像边缘检测可以...
基于FPGA的图像边缘检测系统研究与设计
10-21
基于FPGA的图像边缘检测系统研究与设计，，基于FPGA的图像边缘检测系统研究与设计
FPGA的图像边缘检测
03-07
用FPGA实现图像的边缘检测，完整版是通过阅读文献得到的方法，都能仿真的出来的喔！
基于 FPGA 的图像边缘检测（转）
weixin_30869099的博客
07-31 290
基于 FPGA 的图像边缘检测 转载于:https://www.cnblogs.com/LittleTiger/p/11278873.html
FPGA设计——图像处理(Sobel边缘检测)
weixin_34130269的博客
10-28 788
1. 概述本设计采用FPGA技术，实现CMOS视频图像的边缘检测（sobel），并通过以太网传输(UDP方式)给PC实时显示。2. 硬件系统框图CMOS采用MT9V011(30万像素)，FPGA采用ALTERA公司的CYCLONE IV，以太网卡采用REALTK公司的100M网卡芯片，硬件框图如下：硬件平台采用ETree的FPGA开发板，如下图所示：3. 算法原理索贝尔算子(...
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