verilog case(1)

case(1)类似于if-else,case item按照先后顺序具有优先级。

如果同时只有一个item为1,则执行该item。

如果同时有多个item为1,则执行第一个为1的item。

 如下图,最终输出选择lg[0]

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lg[4]=1时,与lg[3]=1做同样的处理。

如下图,最终输出与lg[3]=1相同

 如下图,最终输出选择lg[3]

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