FPGA开发之Tcl的基于项目设计

step1：使用creat_project指令创建一个项目设计，产生这个项目的目录，以及有关的子目录。

               具体使用的指令是create_project   tcl_first    //这里的tcl_first是你的项目名称。

               在你建好的项目中，有.xpr，.data，.srcs和.runs的目录。其中.xpr和.data保存着全部项目管理的信息和状态。在.srcs目录下的就是源文件：RTL（verilog，VHDL，system  verilog）；IP核（利用import_file指令将文件放到Source_1的目录下，或者add File）；约束文件集在constrs_1：包含设计所需的全部约束文件（时序约束和物理约束）；仿真文件：testbench和测试案例。使用get_filesets指令可以找到文件集，利用get_files指令可以找到文件。

step2：项目运行管理器：输出文件的位置：DIRECTORY。

                                              利用的工具：FLOW。

                                              综合运行：XST可以作为综合工具。

                                              运行之后可以在TCL看要求的特性：get_property。

                                              以上是一些可能用到的指令。

                                              利用creat_run指令产生运行，synth_1和impl_1的运行是自动产生的。

                                              利用set_property设置运行对象的特性来配置运行。利用launch_runs指令启动运行，利用-next_step或-to_step选项可以控制哪个步骤运行。

                                              利用-pre_launch_script指令和-post_launch_script选项可以在进程进行之前或之后运行Tcl脚本。

                                              利用reset_runs指令可以进行复位运行。

                                              利用wait_on_run指令主要的vivado设计套件的进程可以等待一个运行完成。

                                              使用open_design可以看你的设计！

step3：约束管理： 当使用launch_runs的时候启动一个进程，后台在开始之前读入约束。在交互模式下，约束存放在存储器中，可以利用report_time和report_summmary产生时序报告。

step4：进入实战，了解了这么多概念，接下来试试利用基于项目的设计流程通过产生设计项目，添加源文件，设置项目变量进行进程特性和实现设计项目四个步骤实现wavegen项目。

利用Tcl                                  修改Tcl文件                    在指定位置添加Tcl命令

产生设计项目