Xilinx DDR3 IP核使用问题汇总（持续更新）和感悟

一度因为DDR3的IP核使用而发狂。

后来因为解决问题，得一感悟。后面此贴会完整讲述ddr3 ip的使用。（XILINX K7）

感悟：对于有供应商支持的产品，遇到问题找官方的流程。按照官方的指导进行操作。由于使用软件版本不同可能语法之间有出入或着不兼容，此时常识寻找下载版本最接近的官方Guide来操作，你就会发现解决那些莫名其妙问题的突破点。

问题：

1.综合

a.问题：Unable to set attribute "DQS_AUTO_RECAL" with value "0" on instance <phaser_in_gen.phaser_in> of block <PHASER_IN_PHY>. This property is already defined with value "1" on the block definition by a VHDL generic or a Verilog parameter. Apply the desired value by overriding the default VHDL generic or Verilog parameter. Using an attribute is not allowed.

定位到代码：

generate

 if ( PO_DATA_CTL == "TRUE" || ((RCLK_SELECT_LANE==ABCD) && (CKE_ODT_AUX =="TRUE")))  begin : phaser_in_gen

//(* DQS_AUTO_RECAL = DQS_AUTO_RECAL, DQS_FIND_PATTERN = DQS_FIND_PATTERN *)   <