hold time的负值问题

hold time为负值，意味着此级触发器的Clock可以容忍一定程度的偏差。
Tskew1+Tcq+Tlogic+Tsetup>=Tskew2+Thold

Thold为负，则Tskew2有较大的变化空间。

负的hold time意味着系统更容易满足要求了啊 setup time和hold time形成的窗更小了 也就是信号保持的时间可以更短了

当input transition time> output transition time时，delay为负值
所以hold time可能会出现负值，参见4-13

Synopsys_Timing_Constraints_and_Optimization.pdf

那个负值也不是真正的负值，由于计算点（是fall /rise 50% ），响应信号转换速率相对于输入慢的话就会出现测量或计算上的负值了。

如果是理想时钟，hold肯定是一个小正值，比如0.3，也就是前后级寄存器之间delay必须大于0.3.
现在时钟树建完后有skew，前后寄存器的时钟差有正，有可能为负。
现在打个比方，后一个寄存器的时钟比前一个早到0.3，那么即使两级之间没有delay，就是任何情况都可满足hold检查，即hold为0。
如果理解了这个，hold为负就不难理解了。后一个寄存器的时钟比前一个早到时间 大于0.3，比如早到0.4，那么hold就是-0.1