状态机的应用之序列检测器的实现与仿真

本文介绍了一个用于FPGA的序列检测器设计,具体实现了一个检测'10010'序列的设备。设计采用Moore状态机,包含8个状态,当检测到目标序列时,输出out置为1。提供了Verilog代码实现和测试激励,通过仿真验证了其正确性。
摘要由CSDN通过智能技术生成

        序列检测器的作用就是将一个指定的序列从一个数字码流中提取出来,本例将设计一个' 10010 ’序列检测器,data为输入的数字码流,data_in 为每过一个时钟所提取到的data中的一个值。本设计用到了一个简单的 Moore状态机,八个状态分为空闲 Idle 和k1~k7,为了方便用手绘了该状态机的状态转换图,还算比较清楚吧(- ,-) , 其中输入A对

应程序中的data_in ,当状态state为k5时,认为检测到10010序列,此时out为1。

 

 

 

 

 

 

 

CODE:

module seq_detector(data_in,data,out,clk,rst,state
    );
input clk,rst,data_in;          //检测10010序列
input [20:0]data;
output wire o

一、实验目的: 1、深入了解与掌握同步时序逻辑电路的设计过程; 2、了解74LS74、74LS08、74LS32及74LS04芯片的功能; 3、能够根据电路图连接好实物图,并实现其功能。学会设计过程中的检验与完善。 二、实验内容描述: 题目:“1 1 1”序列检测器。 原始条件:使用D触发器( 74 LS 74 )、“与”门 ( 74 LS 08 )、“或”门( 74 LS 32 )、非门 ( 74 LS 04 ),设计“1 1 1”序列检测器。 集成电路引脚图: D触发器( 74 LS 74 ) “与”门 ( 74 LS 08 ) “或........ 三、实验设计过程: 第1步,画出原始状态图和状态表。 根据任务书要求,设计的序列检测器有一个外部输入x和一个外部输出Z。输入和输出的逻辑关系为:当外部输入x第一个为“1”,外部输出Z为“0”;当外部输入x第二个为“1”,外部输出Z为“0”;当外部输入x第三个为“1”,外部输出Z才为“1”。假定有一个外部输入x序列以及外部输出Z为: 输入x: 0 1 0 1 1 1 0 1 1 1 1 0 1 输出Z: 0 0 0 0 0 1 0 0 0 1 1 0 0 要判别序列检测器是否连续接收了“111”,电路必须用不同的状态记载外部输入x的值。假设电路的初始状态为A,x输入第一个“1”,检测器状态由A装换到B,用状态B记载检测器接受了111序列的第一个“1”,这时外部输出Z=0;x输入第二个“1”,检测器状态由B装换到C,用状态C记载检测器接受了111序列的第二个“1”,外部输出Z=0;x输入第三个“1”,检测器状态由C装换到D,外部输出Z=1。然后再根据外部输入及其他情况时的状态转移,写出相应的输出。以上分析了序列检测器工作,由此可画出图7-1所示的原始状态图。根据原始状态图可列出原始状态表,如表7-2所示。 现态 次态/输出 x = 0 x = 1 A A / 0 B / 0 B A / 0 C / 0 C A / 0 D / 1 D A / 0 D / 1 (表 7-2 原始状态表) (图
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