在FPGA设计中，时钟和复位是关键部分。逻辑时钟取决于设计的关键路径，接口时钟需要同步化，外部存储器时钟需满足最低频率要求，低速时钟可通过分频得到。硬复位通常在上电时使用，逻辑复位由内部逻辑产生，软复位用于调试。同步和异步复位的选择取决于设计需求。时钟和复位的早期规划能提高设计的可维护性和问题定位效率。
接口确定以后，FPGA内部如何规划？首先应该时钟和复位。
时钟：根据时钟的分类，可以分为逻辑时钟，接口时钟，存储器时钟等；
1. 逻辑时钟取决与逻辑的关键路径，最终值是设计和优化的结果，从经验而不是实际出发：低端FPGA(cyclone spantan)工作频率在40-80Mhz之间，而高端器件（stratix virtex）可达100-200Mhz之间，根据各系列的先后性能会有所提升，但不是革命性的。
2. 接口时钟，异步信号的时序一般也是通过FPGA片内同步逻辑产生，一般需要同步化，即接口的同步化采样。某些接口的同步时钟一般是固定而精确的，例如下示，如SERDES的时钟尽量由该BANK的专用时钟管脚输入，这样可保证一组SERDES组成的高速接口时钟偏斜一致。
| 接口名称 |
IP输入时钟 |
备注 |
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