FPGA学习笔记之串口收发

最新推荐文章于 2024-06-29 17:00:00 发布

啊花啊吃

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分类专栏： FPGA学习心得文章标签：心得

本文链接：https://blog.csdn.net/qq_40532956/article/details/78351238

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本文记录了FPGA中串口收发的仿真测试过程，包括遇到的仿真错误及其解决方法，强调了模块例化时的注意事项，如端口命名和避免重复。在遇到板级验证问题时，检查了引脚分配和顺序，提醒读者注意防止错误的发生。

摘要由CSDN通过智能技术生成

这里写图片描述
仿真测试
timescale 1 ps/ 1 psdefine clock_period 20
module uart_ram_vlg_tst();

reg clk;
reg rst_n;
wire Rx232_rx;
wire key_in;
wire Rs232_tx;
wire [2:0] baud_set;

reg send_en;
reg press;
reg [7:0] data_Byte_t;
wire Tx_done;
assign band_set=3’d0;

// port map - connection between master ports and signals/registers
uart_tx uart_tx1(
.Rs232_tx(Rs232_rx),
.Tx_done(Tx_done),
.Uart_state(),
.baud_set(3’d0),
.clk(clk),
.data_Byte(data_Byte_t),
.rst_n(rst_n),
.send_en(send_en)
);
key_model key_model1(
.press(press),
.key(key_in)
);
uar