modelsim仿真verilog HDL 简单命令使用

quit -f
#强制退出modelsim

quit -sim
#退出仿真器

vlog exer1130/dl.v
#编译verilog hdl文件exer1130/dl.v 到work库

vsim work.dl
#对work库下的dl单元进行仿真

add wave sim:/dl/*
#把仿真器下的dl单元里的所有信号添加到波形窗口

force i_rstn 0 0,1 100
#设置激励信号 信号名：i_rstn 
#0 0 ：当前时刻(t=0)信号值为0
#1 100：100个时间单位后信号值为1

force i_clk 0 0,1 30 -repeat 100 -cancel 2000
#设置激励信号 信号名：i_clk
#0 0,1 30 当前时刻设置信号值为0 ，30个时间单位后信号值设为1
#-repeat 100 从当前时刻开始 每隔100个时间单位 将前面的赋值重复一遍
#-cancel 2000 从当前时刻开始 2000个时间单位后取消激励

force i_data 16#ff 0, 16#0f 200, 16#f0 500, 16#00 800 -repeat 1000 -cancel 2000
#设置激励信号 信号名：i_data
#16#ff 十六进制的ff

radix -unsigned
#将信号表示为无符号整形

run 2000
#运行仿真for 2000个时间单位

vlib c:\altera\lib_traveler
#创建库 库路径为c:\altera\lib_traveler

vmap -del lib_traveler
#删除映射的逻辑库

vmap -c lib_traveler c:\altera\lib_traveler
#将物理库目录c:\altera\lib_traveler映射为一个库名lib_traveler
#同时将默认的modelsim.ini复制到当前目录

vlog exer1130/dl.v -work lib_traveler
#把exer1130/dl.v文件编译到用户指定的库lib_traveler

module dl
(
	input i_clk,
	input i_rstn,
	input [7:0]i_data,
	output [7:0]o_data
);
reg [7:0]r_data;
always @(posedge i_clk)
	if(!i_rstn)
		r_data<=0;
	else
		r_data<=i_data;

assign o_data = r_data;

endmodule