关于利用verilog 编写ssram的读写时序时遇到的问题

最新推荐文章于 2024-08-01 07:34:08 发布

一枝春美食

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分类专栏： verilog HDL FPGA 存储器

本文链接：https://blog.csdn.net/u010442328/article/details/39323543

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本文探讨了使用Verilog编写CY7C1462AV33 SSRAM时遇到的读写时序问题。SSRAM读写操作在两个时钟周期内完成，初始设计采用状态机实现，但速度不足。为提高效率，作者改用流水线方式，数据延迟两个时钟周期，采样发生在时钟下降沿，SSRAM数据采样在上升沿。功能仿真和Signaltap逻辑分析验证了改进后的读写效果，通过对比展示了正常和不工作时的SSRAM_data变化。

摘要由CSDN通过智能技术生成

此次使用的 ssram型号为 CY7C1462AV33

ssram的读和写都在两个时钟周期内完成，即写时钟周期内，第一个clk上升沿时采集 addr ，w_n等有效信号，第三个clk上升沿时将要写的数据采样进去。

ssram主要用在存储ccd的图像，40MHz的速度。

一开始采用的想法是状态机来实现一个读和写的周期，及完成一个读和写需要两个时钟周期。按照这个想法写了一下verilog代码。

后来发现这个速度跟不上，而其对于官方给的ssram的读写时序就是一个流水线的操作。这样可以利用每个时钟周期。给出verilog代码：

module line_ssram(


			clk,
			addr,
			w_data,
			r_data,
			cs_n,
			w_n,
			r_n,
			
			ssram_clk,
			
			ssram_data,
			ssram_addr,
			ssram_be_n,
			
			ssram_ce1_n,
			ssram_ce2,
			ssram_ce3_n,
			ssram_we_n,
			ssram_oe_n,
			ssram_cen_n,
			ssram_adv_ld_n,
			ssram_mode,
			ssram_zz
			);
			
	input 				clk;
	input		[20:0] 	addr;
	input		[15:0]	w_data;
	output   [15:0]   r_data;
	input 				cs_n;
	input             w_n;
	input             r_n;
	
	
	output 				ssram_clk;
			
	inout		[15:0]	ssram_data;
	output	[20:0]	ssram_addr;
	output	[1:0]	   ssram_be_n;
			
	output				ssram_ce1_n;
	output				ssram_ce2;
	output				ssram_ce3_n;
	output				ssram_we_n;
	output				ssram_oe_n;
	output				ssram_cen_n;
	output				ssram_adv_ld_n;
	output				ssram_mode;
	output				ssram_zz;
	
	
	
	
	reg 			      ce3_n_temp;
	reg