静态随机存取存储器SRAM，基本的SRAM逻辑结构、读/写时序

       任何一个SRAM，都有三组信号线与外部打交道：①地址线，本例中有6条，即A0，A1，A2 ，A3，A4，A5，它指定了存储器的容量是2的六次方64个存储单元。②数据线，本例中有4条，即I/O0，I/O1，I/O2和I/O3，说明存储器的字长是4位，因此存储位元的总数是64×4=256。③控制线，本例中R/W控制线，它指定了对存储器进行读（R/W高电平），还是进行写（R/W低电平）。注意，读写操作不会同时发生。

        地址译码器输出有64条选择线，称为行线，其作用是打开每个存储位元的输入与非门。当外部输入数据为1时，锁存器便记忆了；当外部输入数据为0时，锁存器便记忆了0。

       图3.5（a）表示存储容量为32K×8位的SRAM逻辑结构图。它的地址线共15条，其中x方向8条(A0~A7)，经行译码输出256行，y方向7条(A8~A14)，经列译码输出128列，存储阵列为三维结构，即256行×128列×8位。。双向数据线有8条，即I/O0~I/O7。向SRAM写入时，8个输入缓冲器被打开，而8个输出缓冲器被关闭，因而8条I/O数据线上的数据写入存储阵列中。从SRAM读出时，8个输出缓冲器被打开，8个输入缓冲器被关闭，读出的数据送到8条I/O数据线上。

       控制信号中CS是片选信号，CS有效时(低电平)，门G1、G2均被打开。OE为读出使能信号，OE有效时(低电平)，门G2开启，当写命令WE=1时(高电平)，门G1关闭，存储器进行读操作。写操作时，WE=0，门G1开启，门G2关闭。注意，门G1和G2是互锁的，一个开启时另一个必定关闭，这样保证了读时不写，写时不读。图3.5(b)为32K×8位SRAM的逻辑图。

      如图3.6 所示，读/写周期波形图精确地反映了SRAM工作的时间关系。

      在读周期中，地址线先有效，以便进行地址译码，选中存储单元。为了读出数据，片选信号CS和读出使能信号OE也必须有效(由高电平变为低电平)。从地址有效开始经tAQ(读出)时间，数据总线I/O上出现了有效的读出数据。之后CS、OE信号恢复高电平，tRC以后才允许地址总线发生改变。tRC时间即为读周期时间。

       在写周期中，也是地址线先有效，接着片选信号CS有效 ，写命令WE有效(低电平)，此时数据总线I/O上必须置写入数据，在tWD时间段将写入存储器。之后撤销写命令WE和CS。为了写入可靠，I/O线的写入数据要有维持时间thD，CS的维持时间也比读周期长。tWC时间称为写周期时间。为了控制方便，一般取tRC=tWc，通常称为存取周期。