my_pll my_pll_inst (
.CLK_IN1(GCLK_FPGA), //50M
.CLK_OUT1(clk_232),//1.667M
.CLK_OUT2(clk_spi),//10M 不能直接连普通IO输出
.CLK_OUT3(FPGA_GCLK),
//50M 系统时钟GCLK_FPGA 在这里用作锁相环输入之后,就不可以在作为 posedge 驱动,比较方便的方法就是,用锁相环产生一个和系统时钟 一 样的时钟
. LOCKED()
);
锁相环输出的引脚不能直接用于外部IO上
module top(
clkin,
clkout
);
input clkin;
output clkout;
wire clkout;
wire clkout_1;
pll27 pll27_inst
(
.CLK_IN1(clkin),
.CLK_OUT1 (clkout_1)
);
ODDR2 #(
.DDR_ALIGNMENT("NONE"), // Sets output alignment to "NONE", "C0" or "C1"
.INIT(1'b0), // Sets initial state of the Q output to 1'b0 or 1'b1
.SRTYPE("SYNC") // Specifies "SYNC" or "ASYNC" set/reset
) U_ODDR2_lcd
(