weiweiliulu的专栏

关于这个ip的内容讲解，在 https://blog.csdn.net/xdczj/article/details/72058100 上面已经讲解的比较详细了，刚接触这个ip可以先看一下，这个博客是关于我使用这个ip的一些小注意事项。 第一点是IP的生成，官方的IP显示应该是有BUG，我的使用需求是3从1主做仲裁，然后在IP显示图中显示了三组AXIs从接口，但是每个从接口是主接口的位宽的3倍，...

我自己做了一个小的例程，是TRUE BRAM +AXI BRAM control 的方式来处理的。原始数据用DDS产生，数据速率是122.88M。然后送入到RAM中，通过AXI BRAM control 把RAM中数据送到zynq接口中。

Vivado中AXI IP核的创建和读写逻辑分析总述本文包含两部分内容：1）AXI接口简介；2）AXI IP核的创建流程及读写逻辑分析。1      AXI简介（本部分内容参考官网资料翻译）自定义IP核是Zynq学习与开发中的难点，AXI IP核又是十分常用的自定义IP核，因此掌握AXI IP核的创建流程及通信机制显得尤为重要。要搞懂AXI IP核，就必须...

ZedBorad–（5）嵌入式Linux下的DMA测试（PS+PL）本文将详细介绍如何在ZedBorad上使用AXI接口的DMA IP核。（文末会给出测试代码的...

目录1. 1 创建AXI slave IP1.2 修改AXI slave IP的2个文件1.3 重新封装IP1.4 新建BD添加IP（PS core IP+AXI slave IP）1.5 修改PS core IP1.5.1 引出DDR端口1.5.2 引出FIXED_IO端口1.5.3 DDR配置1.6 引出...

1. ZYNQ 概述2. AXI 概述AXI (Advanced eXtensible Interface)是xilinx 从6系列fpga开始引入的一个接口协议，主要描述了主设备和从设备之间的数据传输方式。主设备和从设备之间通过握手信号建立连接。当从设备准备好接收数据时，会发出ready信号。当主设备的数据准备好时，会发出和维持VALID信号，表示数据有效。数据只有在valid 和ready信号都有效的时候才开始传输。 在zynq中，支持AXI-LITE，AXI4 和AXI S...

FPGA硬件逻辑独有的并行性使其在实时处理和并行算法中占尽优势，但当执行串行操作时却需要使用笨重的状态机来完成。因此，要实现对实时性要求不高的串行操作，对各类IP核的总体控制调度，亦或是快速移植软件协议栈时，利用fpga内部CPU 是个比较好的选择。 下面描述怎么搭建一个最小的microblaze软核，以及各个模块的意义。create block design，添加microblaze软核。配置添加microblaze之后，点击 run block automation这里...

目录1. 工程搭建2. 生成FSBL3. 创建BOOT文件4. SD卡启动测试5.QSPI启动测试6.在vivado 下烧写QSPI1. 工程搭建平台采用AX7Z100开发平台。1） 首先搭建好zynq框架，有一个完整的工程。2）要固化程序必须使能 QSPI 或SD卡。由于开发板上是由两颗QSPI flash 组成8位的QSPI，因此这里选择Dual Quad SPI (8 bit ),选择feedback 连接到MIO8 。3）添加 SD0...

刚开始学习PS与PL通信的时候，总是理解的不透彻，只能跟书上或者网上的教程学习，但是也只是照猫画虎。直到看了这篇博文：http://xilinx.eetop.cn/viewnews-2547 这个说的很好，主要讲PL 和PS之间的通信，但是中间写了很多为什么要这么做。在网上找的很多其他资料根本就没有这方面的介绍步骤大致如下：1、创建一个block，加载XML文件。2、在blo