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优势和特点2.原理框图3.最大速率每次看这个都搞不清楚每一个阶段的频率是多少，后来想着倒着推。因为原理图中我们知道Fdac = 240M ,所以，如果没有插值，Fdata = 240M .DCI 时钟480M ，双沿触发，所以接口上的MSPS = 480 * 2 = 960M4. 寄存器配置 寄存器地址 十六进制 寄存器值 十六进制 说明 00 00 ...

时钟芯片AD9520 AD9516等同系列芯片

1、 Fir滤波器的阶数为64或128 而内插或抽取因子为：1、2或4。　　HB1和HB2的内插或抽取因子为1或2而HB3的因子为1、2或3　　BB_LPF为：三阶巴特沃斯低通滤波器，3dB点频率可编程，频率可编程范围为：Tx: 625Khz~32Mhz, Rx : 200Khz~39.2Mhz2、 ND_LPF为：第二级低通滤波器的频率可编程范围为2.7~100Mhz　　TIA_LPF为：第一级低通滤波器的频率可编程范围为1~70Mhz ADC_CLK = DAC_CLK或2*DAC...

从上一章节，芯片资料可以看到，串行输出LVDS数据的bit clock，都是400MHZ以上的。这显然不能用fpga Verilog 语言直接写代码进行采样，需要用到专门的 iserdese 原语。1. 数据接口时序图数据接口有很多中模式，这里只贴了一种的图上图可以看到以下几点：信号线分3类，数据采集时钟DCLK,帧同步信号FCLK,输入数据DATA 输入数据采样时钟默认是已经对齐了输入数据的中点，但帧时钟是和数据字边缘对齐 使用iserdese接收数据，idelay调整时钟延迟..

写这篇博客的时候，暂未调试ADS6445，只是想资料整理一下，方便自己理解、查看。中间可能会有一些理解错误的地方，欢迎大家批评指正。1. 芯片特性最大采样率125MSPS，可支持125/105/80/65MSPS采样 14bit分辨率 3.5db 粗增益和可编程高达6db增益 可编程调整SFDR(无杂散动态范围)/SNR（信噪比）之间的平衡 串行LVDS输出 支持Sine, LVCMOS,LVPECL,LVSD时钟输入，振幅可以下降到400mVPP2.应用范围基站中频接收机 多样性