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RSS订阅原创 状态机 Verilog
状态机是一个抽象的逻辑模型，首先举例说明如何将抽象问题具体化。 例 ： 串行输入一个二进制bit序列，先输入的为高位，实时监测其表示的二进制数据是否能被3整除。 进一步，我们把它写成简介的状态转换表： 对应绘制状态转移图 有了状态转移图是不是写代码就很明了？在碰到复杂的状态处理时，就可以按照上面方法来处理。 在创建状态机抽象建模时有3个要素需要分析，一...
2017-08-14 17:51:46
1258
sata_control.pdf
Design of an Open-Source Sata Core for Virtex-4
FPGAs ，搭配本人博客中博文SATA控制器学习资料整理 有理解说明
2020-05-27
ddr_ctrl.v
DDR 简单的控制代码。只要复位输入正确，系统复位先高后低，就可以实现DDR读写。如果DDR配置成功则复位完成（从高到低），时钟锁存，初始化完成。如果这些都配置完成了，DDR还是不对，那很大原因就是参数配置和状态机跳转不对
2019-06-05
XHDLrj-VHDL-to-verilog.rar
只要代码中没有中文注释，没有乱码就可以翻译。个别翻译转换不了的会有提示，自己对应更改即可。再也不用担心自己看不懂VHDL 了。
2019-06-05
空空如也
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